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11. 发明专利

JP2015014839A 情報処理システム审中-公开
标题翻译：信息处理系统
公开(公告)号：JP2015014839A
公开(公告)日：2015-01-22
申请号：JP2013139900
申请日：2013-07-03
申请人：株式会社メガチップス , Mega Chips Corp
发明人： SUGAWARA TAKAHIKO
IPC分类号： G06F21/44 , G06K17/00 , G06K19/10 , G09C1/00
摘要：【課題】通信装置と記憶装置との相互認証の処理の高速化及び効率化を図ることが可能な、情報処理システムを得る。【解決手段】通信装置2は、半導体記憶装置3に通信装置2を認証させるための認証コードS(N)を、半導体記憶装置3に送信する。半導体記憶装置3は、認証コードS(N)に基づいて通信装置2を認証し、通信装置2を正当と判定した場合には、通信装置2に半導体記憶装置3を認証させるための認証コードS(N+1)を、認証コードS(N)に応答して通信装置2に送信する。通信装置2は、認証コードS(N+1)に基づいて半導体記憶装置3を認証する。【選択図】図3
摘要翻译：要解决的问题：提供一种能够提高通信装置和存储装置之间的相互认证处理的速度和效率的信息处理系统。解决方案：通信装置2发送用于制造半导体存储器的认证码S（N）设备3将通信设备2认证到半导体设备3.半导体存储设备3基于认证码S（N）来认证通信设备2。并且当确定通信装置2有效时，响应于认证码S（N）向通信装置2发送用于使通信装置2认证半导体存储装置3的认证码S（N + 1）。通信装置2基于认证码S（N + 1）来认证半导体装置3。

12. 发明专利

JP2014220729A 暗号処理装置、半導体メモリ及びメモリシステム审中-公开
标题翻译：加密处理设备，半导体存储器和存储器系统
公开(公告)号：JP2014220729A
公开(公告)日：2014-11-20
申请号：JP2013099902
申请日：2013-05-10
申请人：株式会社メガチップス , Mega Chips Corp
发明人： SUGAWARA TAKAHIKO
IPC分类号： H04L9/14
CPC分类号： H04L9/00
摘要：【課題】暗号処理装置での暗号処理の内容が特定されにくくなる技術を提供する。【解決手段】暗号処理装置1は、暗号処理部群20と使用態様制御部5とを備えている。暗号処理部群20は、それぞれが暗号機能を有する複数の暗号処理部2で構成されている。使用態様制御部5は、暗号処理装置1での複数の暗号処理部2の使用態様を制御する。使用態様制御部5は、複数の暗号処理部2の使用態様を変化させる。【選択図】図1
摘要翻译：要解决的问题：提供一种加密处理装置中的加密处理内容变得难以识别的技术。解决方案：加密处理装置1包括加密处理单元组20和使用状态控制单元5.加密处理单元组20由具有加密功能的多个加密处理单元2构成。使用状态控制单元5控制加密处理装置1中的多个加密处理单元2的使用状态。使用状态控制单元5改变多个加密处理单元2的使用状态。

13. 发明专利

JP2014194689A Nonvolatile storage system, nonvolatile storage device, and memory controller 有权
标题翻译：非易失存储系统，非易失性存储设备和存储器控制器
公开(公告)号：JP2014194689A
公开(公告)日：2014-10-09
申请号：JP2013070953
申请日：2013-03-29
申请人： Mega Chips Corp , 株式会社メガチップス
发明人： KISHIDA HARUNOBU , SUGAWARA TAKAHIKO
IPC分类号： G06F12/16 , G06F12/00
摘要： PROBLEM TO BE SOLVED: To provide a nonvolatile storage system which can virtually realize simultaneous access for writing and reading of data by executing processing by a Read/Write command.SOLUTION: A command control unit 22 of a nonvolatile storage device 2 receives an R/W command instructing execution of data read processing and data write processing to a nonvolatile memory MEM, from a host device 1 to obtain a read logical address, a write logical address, and write data. An address conversion unit 24 determines a write physical address corresponding to the write logical address, and determines a read physical address corresponding to the read logical address. A memory IF unit 25 controls the nonvolatile memory so as to write the write data, which is received from the host device, to the write physical address of the nonvolatile memory; and also controls the nonvolatile memory so as to read data from the read physical address of the nonvolatile memory.
摘要翻译：要解决的问题：提供一种非易失性存储系统，其通过执行读/写命令的处理，可以实际上实现对数据的写入和读取的同时访问。解决方案：非易失性存储设备2的命令控制单元22接收R / W指令从主机设备1向非易失性存储器MEM指示执行数据读取处理和数据写入处理，以获得读取逻辑地址，写入逻辑地址和写入数据。地址转换单元24确定与写入逻辑地址对应的写入物理地址，并且确定与所读取的逻辑地址对应的读取物理地址。存储器IF单元25控制非易失性存储器，以将从主机设备接收到的写入数据写入非易失性存储器的写入物理地址; 并且还控制非易失性存储器以从非易失性存储器的读取物理地址读取数据。

14. 发明专利

JP2013045201A Memory system, memory device, and memory device operation method 有权
标题翻译：存储器系统，存储器件和存储器件操作方法
公开(公告)号：JP2013045201A
公开(公告)日：2013-03-04
申请号：JP2011181200
申请日：2011-08-23
申请人： Mega Chips Corp , 株式会社メガチップス
发明人： SUGAWARA TAKAHIKO
IPC分类号： G06F21/12 , G06F21/10 , H04L9/32
摘要： PROBLEM TO BE SOLVED: To provide a technique that can complicate duplication of a memory device.SOLUTION: A memory information protection system 1A comprises: a memory device 20A; and an information processor 10 that executes information processing. The memory device 20A includes: a first storage unit 221 that stores second information associated with first information; a second storage unit 222 that stores the first information; a command analysis unit 233 that orders execution of an operation corresponding to a command which is input from the information processor 10; and a comparison unit 235 that determines the validity of the second storage unit 222 by using the first information and the second information. When the second storage unit 222 is determined to be invalid by the comparison unit 235, the command analysis unit 233 does not order execution of the operation corresponding to the command input from the information processor 10.
摘要翻译：要解决的问题：提供可以使存储器件重复复杂化的技术。存储器信息保护系统1A包括：存储器件20A; 以及执行信息处理的信息处理器10。存储装置20A包括：第一存储单元221，其存储与第一信息相关联的第二信息; 存储第一信息的第二存储单元222; 命令分析单元233，命令执行与从信息处理器10输入的命令相对应的操作; 以及通过使用第一信息和第二信息来确定第二存储单元222的有效性的比较单元235。当第二存储单元222被比较单元235确定为无效时，命令分析单元233不执行与从信息处理器10输入的命令相对应的操作。（C）2013， JPO和INPIT

15. 发明专利

JP2012252557A Memory controller 审中-公开
标题翻译：内存控制器
公开(公告)号：JP2012252557A
公开(公告)日：2012-12-20
申请号：JP2011125072
申请日：2011-06-03
申请人： Mega Chips Corp , 株式会社メガチップス
发明人： SUGAWARA TAKAHIKO
IPC分类号： G06F12/16
摘要： PROBLEM TO BE SOLVED: To provide a memory controller that can secure reliability of data stored in a flash memory and be simplified in constitution.SOLUTION: A memory controller 3 reads out storage data 50 from a normal access area 41 and corrects an error of the storage data 50 when receiving a readout command. When the error of the storage data 50 is within an error correction capability range of an Error Check and Correct (ECC) circuit 34, the memory controller 3 outputs entity data contained in the error corrected storage data 50. When the error of the storage data 50 exceeds the error correction capability, the memory controller 3 reads out storage data 70 to be back-up data of the storage data 50 from a back-up area 42 and outputs entity data contained in the storage data 70. A host controller 3 repairs the storage data 50 stored in the normal access area 41 using the storage data 70.
摘要翻译：要解决的问题：提供一种可以确保存储在闪速存储器中的数据的可靠性并简化构造的存储器控制器。解决方案：存储器控制器3从正常访问区域41读出存储数据50，并在接收到读出命令时校正存储数据50的错误。当存储数据50的错误在错误检查和纠错（ECC）电路34的纠错能力范围内时，存储器控制器3输出包含在纠错存储数据50中的实体数据。当存储数据的错误 50超过纠错能力，存储器控制器3从备用区42读出存储数据70作为存储数据50的备份数据，并输出包含在存储数据70中的实体数据。主机控制器3修复使用存储数据70存储在正常访问区域41中的存储数据50.版权所有（C）2013，JPO＆INPIT

16. 发明专利

JP2014224879A 乱数生成装置、暗号処理装置、記憶装置及び情報処理システム审中-公开
标题翻译：随机数发生器加密处理设备，存储设备和信息处理系统
公开(公告)号：JP2014224879A
公开(公告)日：2014-12-04
申请号：JP2013103613
申请日：2013-05-16
申请人：株式会社メガチップス , Mega Chips Corp
发明人： SUGAWARA TAKAHIKO
IPC分类号： G09C1/00 , G06F7/58
CPC分类号： H04L9/0861 , G06F7/588 , G09C1/00 , H04L9/065 , H04L9/0662 , H04L9/0869 , H04L9/26 , H04L2209/12
摘要：【課題】簡単な構成で、つまり低コストで処理を行うことが可能な技術を提供する。【解決手段】乱数生成装置1は、不確定なデータ100を出力する不確定回路10と、暗号処理装置11とを備えている。暗号処理装置11は、自身の暗号機能を使用して入力データ300を暗号化するとともに、自身の暗号機能と不確定回路10から出力されるデータ100とを使用して、当該データ100よりも一様性を有する乱数310を生成する。【選択図】図1
摘要翻译：要解决的问题：提供一种以简单的配置即低成本进行处理的技术。解决方案：随机数发生器1包括：输出不确定数据100的不确定性电路10; 和加密处理装置11.加密处理装置11通过使用其自己的加密功能来加密输入数据300; 并且通过使用其自己的加密函数和从不确定性电路10输出的数据100生成具有比数据100更均匀的随机数310。

17. 发明专利

JP2014154186A Memory device inspection system, memory device inspection method, and nonvolatile semiconductor memory device 有权
标题翻译：存储器件检测系统，存储器件检测方法和非易失性半导体存储器件
公开(公告)号：JP2014154186A
公开(公告)日：2014-08-25
申请号：JP2013023118
申请日：2013-02-08
申请人： Mega Chips Corp , 株式会社メガチップス
发明人： SUGAWARA TAKAHIKO
IPC分类号： G11C29/44 , G01R31/28 , G06F12/16 , G11C16/02 , G11C16/06 , G11C17/00 , G11C29/42 , G11C29/56
摘要： PROBLEM TO BE SOLVED: To provide an improved technique for memory access control.SOLUTION: An inspection system 1 performs a pre-operation inspection prior to the actual use of a nonvolatile semiconductor memory device 10. In the pre-operation inspection, a control unit 31 causes the memory device 10 to write and read predetermined data. An inspection error correction unit 34 performs error correction to the predetermined read data. The control unit 31 applies a predetermined sorting reference to a result of the error correction to the predetermined data, thereby sorting out a not-good block. The control unit 31 registers the sorted-out not-good block in block information 14a in the memory device 10. The memory control unit 15 determines the not-good block on the basis of the block information 14a; and controls access to a memory array 11 while applying measures for the not-good block.
摘要翻译：要解决的问题：提供用于存储器访问控制的改进技术。解决方案：检查系统1在实际使用非易失性半导体存储器件10之前执行预操作检查。在操作前检查中，控制单元 31使存储装置10写入和读取预定的数据。检查错误校正单元34对预定的读取数据进行纠错。控制单元31对预定数据应用针对错误校正结果的预定分类参考，从而整理不良块。控制单元31将存储装置10中的块信息14a中的排出不良块登记。存储器控制单元15基于块信息14a确定不良块; 并控制对存储器阵列11的访问，同时对不良块进行测量。

18. 发明专利

JP2014142891A Semiconductor memory 有权
标题翻译：半导体存储器
公开(公告)号：JP2014142891A
公开(公告)日：2014-08-07
申请号：JP2013012357
申请日：2013-01-25
申请人： Mega Chips Corp , 株式会社メガチップス
发明人： SUGAWARA TAKAHIKO
IPC分类号： G06F7/58 , G11C29/10
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory that is able to easily generate a random number that is unreproducible.SOLUTION: A semiconductor memory 2 has a memory array 17 and a random number generating part 15. The random number generating part 15 generates a random number based on an unstable element of the memory array 17. In the memory array 17, various unstable elements are present, examples of which are occurrence of an error included in read data, occurrence of acquired defective block, and occurrence of congenital defective block. These unstable elements differ according to individual memory array 17. Even in the identical individuals, they change with a lapse of long or short time. Therefore, by generating a random number based on such unstable elements of the memory array 17, an unreproducible random number can be easily generated.
摘要翻译：要解决的问题：提供能够容易地生成不可再生的随机数的半导体存储器。解决方案：半导体存储器2具有存储器阵列17和随机数生成部15.随机数生成部15生成基于存储器阵列17的不稳定元素的随机数。在存储器阵列17中，存在各种不稳定元素，其示例是读取数据中包括的错误的发生，获得的缺陷块的发生和先天性缺陷块的发生。这些不稳定因素根据个人记忆阵列17而有所不同。即使在相同的个体中，它们也随着长时间或短时间而改变。因此，通过基于存储器阵列17的这种不稳定元件生成随机数，可以容易地生成不可再生的随机数。

19. 发明专利

JP2014135774A Memory controller, memory control device, memory device, memory information protection system and control method of memory control device 审中-公开
标题翻译：存储控制器，存储器控制装置，存储器装置，存储器信息保护系统和存储器控制装置的控制方法
公开(公告)号：JP2014135774A
公开(公告)日：2014-07-24
申请号：JP2014088738
申请日：2014-04-23
申请人： Mega Chips Corp , 株式会社メガチップス
发明人： SUGAWARA TAKAHIKO , KOTO TETSUO , YAMAGUCHI IKUO , OSHIKIRI TAKASHI
IPC分类号： H04L9/08 , H04L9/16
摘要： PROBLEM TO BE SOLVED: To provide a technique for enhancing the confidentiality of information stored in a memory device.SOLUTION: A memory controller comprises: a key generation unit 112 for generating second key information, used in encryption and decryption of information, anew at each predetermined timing; and a data conversion circuit 113 for encrypting the information outputted to a memory device 20 based on the second key information, and decrypting the encrypted information inputted from the memory device 20 based on the second key information. In the data conversion circuit 113, every time when new second key information is generated by the key generation unit 112, the second key information is updated by the new second key information. The key generation unit 112 generates second initial key information common to the first initial key information, by using a hardware key at start-up of the memory controller. The new second key information is acquired by updating the bit string constituting the second initial key information sequentially.
摘要翻译：要解决的问题：提供一种用于增强存储在存储装置中的信息的机密性的技术。解决方案：存储器控制器包括：密钥生成单元112，用于生成用于加密和解密信息的第二密钥信息，每个密钥信息预定时间; 以及数据转换电路113，用于基于第二密钥信息加密输出到存储装置20的信息，以及基于第二密钥信息解密从存储装置20输入的加密信息。在数据转换电路113中，每当由密钥生成单元112生成新的第二密钥信息时，通过新的第二密钥信息来更新第二密钥信息。密钥生成单元112通过在存储器控制器的启动时使用硬件密钥来生成与第一初始密钥信息相同的第二初始密钥信息。通过依次更新构成第二初始密钥信息的比特串来获取新的第二密钥信息。

20. 发明专利

JP2013003656A Memory controller 有权
标题翻译：内存控制器
公开(公告)号：JP2013003656A
公开(公告)日：2013-01-07
申请号：JP2011131246
申请日：2011-06-13
申请人： Mega Chips Corp , 株式会社メガチップス
发明人： SUGAWARA TAKAHIKO , FUKUSHITA ERI
IPC分类号： G06F12/16
CPC分类号： G06F11/1044 , G06F11/10 , G06F11/1048 , G11C29/42 , H03M13/05 , H03M13/1525 , H03M13/3715 , H03M13/3738 , H03M13/617
摘要： PROBLEM TO BE SOLVED: To improve the reliability of a semiconductor memory, in which the error occurrence rate varies with time, without complicating data management and operation.SOLUTION: An ECC circuit 34 can operate in a plurality of error correction modes which have different correction capabilities for data stored in a memory 4. The ECC circuit 34 calculates a syndrome for information data 55 according to an error correction mode which is set by a control part 30, and adds a fixed-length syndrome 53, which is obtained by adding a dummy bit to the calculated syndrome, to the information data 55. When coded data 50 is read, the ECC circuit 34 executes correction processing of the coded data 50 by using the syndrome 53 that is included in the coded data 50.
摘要翻译：要解决的问题：为了提高错误发生率随时间变化的半导体存储器的可靠性，而不会使数据管理和操作复杂化。解决方案：ECC电路34可以对存储在存储器4中的数据具有不同校正能力的多个纠错模式进行操作.ECC电路34根据纠错模式计算信息数据55的校正子，该纠错模式是通过控制部分30设置，并且通过将所计算的校正子中的虚拟位相加而获得的固定长度校正子53添加到信息数据55.当读取编码数据50时，ECC电路34执行校正处理编码数据50通过使用包含在编码数据50中的综合征53来确定。版权所有：（C）2013，JPO＆INPIT

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