专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

EP3228008B1 AN ELECTRONIC LATCH CIRCUIT AND A GENERIC MULTI-PHASE SIGNAL GENERATOR 有权
公开(公告)号：EP3228008B1
公开(公告)日：2021-04-21
申请号：EP15724390.8
申请日：2015-05-04
发明人： BAGGER, Reza
IPC分类号： H03K3/3562 , H03K5/15 , H03K19/20 , H03K3/356 , H03K23/42 , H03K23/48 , H03K21/10

2. 发明公开

EP3228008A1 AN ELECTRONIC LATCH CIRCUIT AND A GENERIC MULTI-PHASE SIGNAL GENERATOR 有权
标题翻译：一个电子锁存电路和一个通用的多相位信号发生器
公开(公告)号：EP3228008A1
公开(公告)日：2017-10-11
申请号：EP15724390.8
申请日：2015-05-04
申请人： Telefonaktiebolaget LM Ericsson (publ)
发明人： BAGGER, Reza
IPC分类号： H03K21/10 , H03K23/48 , H03K23/42 , H03K3/356
CPC分类号： H03K21/10 , H03K3/356104 , H03K3/356139 , H03K3/35625 , H03K5/15066 , H03K19/20 , H03K23/425 , H03K23/483 , H04B1/40
摘要： An electronic latch circuit (100) and a multi-phase signal generator (300) are disclosed. The electronic latch circuit (100) comprises an output circuit (105) comprising a first output (X, 106), a second output (Y, 107) and a third output (Z, 108). The electronic latch circuit (100) further comprises an input circuit (101) comprising a first input (A, 102), a second input (B, 103) and a clock signal input (CLK, 104). The electronic latch circuit (100) is configured to change state based on input signals at the inputs (A, B, CLK) of the input circuit (101) and a present state of the output circuit (105). The multi-phase signal generator (300) comprises a plurality N of the electronic latch circuit (100) for generating N phase signals with individual phases. The plurality N of the electronic latch circuit (100) are cascaded with each other.
摘要翻译：公开了电子锁存电路（100）和多相位信号发生器（300）。电子锁存器电路（100）包括包括第一输出（X，106），第二输出（Y，107）和第三输出（Z，108）的输出电路（105）。电子锁存器电路（100）还包括包括第一输入（A，102），第二输入（B，103）和时钟信号输入（CLK，104）的输入电路（101）。电子锁存器电路（100）被配置为基于输入电路（101）的输入端（A，B，CLK）处的输入信号和输出电路（105）的当前状态来改变状态。多相信号发生器（300）包括多个N电子锁存电路（100），用于产生具有各相的N个相位信号。多个N电子锁存电路（100）彼此级联。

3. 发明公开

EP1493231A2 IMPROVED FREQUENCY DIVIDER WITH REDUCED JITTER AND TRANSMITTER BASED THEREON 审中-公开
标题翻译：使用具有更少抖动和基于事实的站接收机分频器
公开(公告)号：EP1493231A2
公开(公告)日：2005-01-05
申请号：EP02758730.2
申请日：2002-08-22
申请人： Koninklijke Philips Electronics N.V.
发明人： WANG, Zhenhua
IPC分类号： H03K23/66 , H03K21/10
CPC分类号： H03L7/1976 , H03C3/0925 , H03C3/0933 , H03K23/667 , H03K23/68
摘要： Apparatus (50) for generating an output signal (fdiv) whose frequency is lower than the frequency of an input signal (CK1, fvco). The apparatus (50) comprises a chain of frequency dividing cells (51-56), wherein each of the frequency dividing cells (51-56) has a definable division ratio (DR) and comprises:- a clock input (CKi) for receiving an input clock (CKin);- a divided clock output (CKi+1) for providing an output clock (CKout) to a subsequent frequency dividing cell;- a mode control input (MDi) for receiving a mode control input signal (MDin) from the subsequent frequency dividing cell; and- a mode control output for providing a mode control output signal (MDout) to a preceding frequency dividing cell. The apparatus (50) further comprises a logic network (58) having m inputs. Each of the m inputs is connected to a mode control input (MDi, MDi+1, MDi+2) of one of the m consecutive frequency dividing cells (51-54). The output signal (fdiv) is made available at an output (59) of the logic network (58), whereby the output signal (fdiv) has a pulse width (τ) that is wider than the widest pulse width of any of the mode control input signals (MDin) at the m inputs of the logic network (58).

4. 发明授权

EP0656691B1 Schaltungsanordnung zur Erzeugung eines symmetrischen Ausgangstaktsignals 失效
标题翻译：用于产生对称的输出时钟信号的电路装置
公开(公告)号：EP0656691B1
公开(公告)日：1998-03-18
申请号：EP94118024.2
申请日：1994-11-15
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Donig, Günter , Götz, Edmund , Herrmann, Helmut
IPC分类号： H03K21/02 , H03K21/10 , H03K23/50
CPC分类号： H03K21/08 , H03K5/1565 , H03K23/505

5. 发明公开

EP0392421A1 Matrice de compteurs synchrones multiplexés pour circuit intégré 失效
标题翻译： Multiplex-Synchronzählermatrixfürintegrierte Schaltungen。
公开(公告)号：EP0392421A1
公开(公告)日：1990-10-17
申请号：EP90106752.0
申请日：1990-04-09
申请人： CEGELEC
发明人： Chabanne, Raymond , Mechadier, Fabrice , Merlin, Edmond
IPC分类号： H03K21/10
CPC分类号： H03K21/10
摘要： Matrice de compteurs, binaires, synchrones, multiplexés, pour circuit intégré, composée d'une suite de "m" cellules de compteurs (CC1, CCm) dotées chacune d'une liaison individuelle d'entrée de données (Din.1, Din.m) et d'une liaison individuelle de sortie de données (Dout.1, Dout.m) et commandées par l'intermédiaire de liaisons communes comprenant une liaison d'horloge (Clk) pour la synchronisation, une liaison de chargement (LOAD) et "n" liaisons de sélection (LS1 à LSn). Chaque cellule de compteurs (CC) comporte "n" cellules de mémoire (CM1, CMn) qui, organisées chacune autour d'un élément mémoire unique (B1 à Bn) et sélectionnables individuellement par l'intermédiaire des liaisons de sélection (LS1 à LSn), sont connectées en parallèle entre la liaison individuelle d'entrée de données (Din) et la liaison individuelle de sorties de données (Dout) de cette cellule de compteurs (CC) et qui partagent un même élément mémoire de rebouclage (BR) connecté par son entrée de données à la liaison individuelle de sortie de données de la cellule de compteurs (CC) considérée, via un circuit d'incrémentation.
摘要翻译：用于集成电路的多路复用，同步，二进制计数矩阵，由一系列“m”计数器单元（CC1，CCm）组成，每个“m”计数器单元（CC1，CCm）都具有用于数据输入的单独链接（Din.1，Din.m）通过包括用于同步的时钟链路（Clk），负载链路（LOAD）和“n”选择链路（LS1至LSn）的公共链路来控制的数据输出链路（Dout.1，Dout.m）。每个计数器单元（CC）包括“n”个存储单元（CM1，CMn），每个存储单元（CM1，CMn）分别围绕特定存储元件（B1至Bn）组合并经由选择链路（LS1至LSn）单独选择，用于数据输入（Din）的单独链路和该计数器单元（CC）的数据输出（Dout）的单独链路，并且共享单个循环存储元件（BR），其通过其数据输入连接到单独链路，用于通过增量电路相关计数器单元（CC）的数据输出。 ... ...

6. 发明公开

EP4118749A1 HIGH RESOLUTION COUNTER USING PHASED SHIFTED CLOCK 审中-实审
公开(公告)号：EP4118749A1
公开(公告)日：2023-01-18
申请号：EP20841806.1
申请日：2020-12-15
申请人： Raytheon Company
发明人： JENNINGS, William T. , HOFFMAN, Colby , ANGELO, Nick
IPC分类号： H03K21/10

7. 发明公开

EP3350928A1 HIGH-SPEED PROGRAMMABLE CLOCK DIVIDER 有权
公开(公告)号：EP3350928A1
公开(公告)日：2018-07-25
申请号：EP16754368.5
申请日：2016-08-10
申请人： Qualcomm Incorporated
发明人： AGRAWAL, Neha , MOHAMAD, Sajin , LEE, Chulkyu
IPC分类号： H03K21/10 , H03K23/64
CPC分类号： H03K7/06 , G06F1/08 , H03K3/037 , H03K19/21 , H03K21/00 , H03K21/026 , H03K21/10 , H03K23/00 , H03K23/64
摘要： Systems and methods for dividing input clock signals by programmable divide ratios can produce output clock signals with the delay from the input clock signal to the output clock signal independent of the value of the divide ratio and with the duty cycle of the output clock signal being 50% independent of the value of the divide ratio. An example programmable clock divider includes a modulo N counter that produces a count signal that counts modulo the divide ratio and a half-rate clock signal generator that produces a common half-rate clock signal, an even half-rate clock signal, and an odd half-rate clock signal that toggle at one-half the rate of the output clock signal. The common half-rate clock signal, the even half-rate clock signal, and the odd half-rate clock signal are combined to produce the output clock signal.

8. 发明公开

EP2047600A2 MULTI-MODULUS DIVIDER RETIMING CIRCUIT 审中-公开
标题翻译：时钟校正电路和用于分配多模块
公开(公告)号：EP2047600A2
公开(公告)日：2009-04-15
申请号：EP07799793.0
申请日：2007-07-24
申请人： QUALCOMM Incorporated
发明人： NARATHONG, Chiewcharn , SU, Wenjun
IPC分类号： H03K21/10 , H03K23/66
CPC分类号： H03K23/667 , H03K21/10 , H03L7/1976
摘要： A multi-modulus divider (MMD) receives an MMD input signal and outputs an MMD output signal SOUT. The MMD includes a chain of modulus divider stages (MDSs). Each MDS receives an input signal, divides it by either two or three, and outputs the result as an output signal. Each MDS responds to its own modulus control signal that controls whether it divides by two or three. In one example, a sequential logic element outputs SOUT. The low jitter modulus control signal of one of the first MDS stages of the chain is used to place a sequential logic element into a first state. The output signal of one of the MDS stages in the middle of the chain is used to place the sequential logic element into a second state. Power consumption is low because the sequential logic element is not clocked at the high frequency of the MMD input signal.

9. 发明授权

EP1478092B1 Digitaler Zähler 有权
标题翻译：数字计数器
公开(公告)号：EP1478092B1
公开(公告)日：2007-11-14
申请号：EP03010817.9
申请日：2003-05-14
申请人： Tektronix International Sales GmbH
发明人： Galuschka, Holger
IPC分类号： H03K21/10 , H03K21/40 , G06F1/14 , G06F9/46
CPC分类号： H03K21/40 , H03K21/406

10. 发明公开

EP1470644A2 NON-INTEGER DIVISION OF FREQUENCY 审中-公开
标题翻译：分数分频
公开(公告)号：EP1470644A2
公开(公告)日：2004-10-27
申请号：EP02773184.3
申请日：2002-08-13
申请人： Sun Microsystems, Inc.
发明人： TRIVEDI, Pradeep, R. , THORP, Tyler, J. , LIU, Dean
IPC分类号： H03K23/68 , H03K21/10
CPC分类号： H03K23/68
摘要： A method and apparatus for dividing a signal's frequency by a non-integer value is provided. Further, a method and apparatus for dividing a signal's frequency by a non-integer value by counting phases of the signal is provided.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式