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1. 发明公开

EP4331118A1 SYNCHRONOUS DIVIDER BASED ON CASCADED RETIMING 审中-实审
公开(公告)号：EP4331118A1
公开(公告)日：2024-03-06
申请号：EP22725419.0
申请日：2022-04-25
申请人： International Business Machines Corporation
发明人： KOSSEL, Marcel , FRANCESE, Pier Andrea , PRATHAPAN, Mridula , YONAR, Abdullah Serdar
IPC分类号： H03K21/10 , H03K23/58

2. 发明授权

EP3228009B1 POWER EFFICIENT HIGH SPEED LATCH CIRCUITS AND SYSTEMS 有权
公开(公告)号：EP3228009B1
公开(公告)日：2022-09-28
申请号：EP15813145.8
申请日：2015-12-02
发明人： BAGGER, Reza
IPC分类号： H03K5/15 , H03K19/20 , H03K3/356 , H03K3/3562 , H03K21/10 , H03K23/42 , H03K23/48

3. 发明公开

EP3242402A1 A FREQUENCY DIVIDER CIRCUIT AND A FREQUENCY SYNTHESIZER CIRCUIT 审中-公开
标题翻译：一个分频器电路和一个频率合成器电路
公开(公告)号：EP3242402A1
公开(公告)日：2017-11-08
申请号：EP17166520.1
申请日：2017-04-13
申请人： Semiconductor Manufacturing International Corporation (Shanghai) , Semiconductor Manufacturing International Corporation (Beijing)
发明人： XUE, Pandou , FENG, Guangtao
IPC分类号： H03K21/10 , H03K21/02
CPC分类号： H03L7/18 , H03K3/356113 , H03K21/026 , H03K21/10
摘要： Afrequency divider circuit and a frequency synthesizer circuit are presented, comprising:
first and second flip-flops;
a phase inverter, wherein an output electrode of the first flip-flop is connected to an input electrode of the second flip-flop and an output electrode of the phase inverter, an output electrode of the second flip-flop is connected to an input electrode of the phase inverter and an input electrode of the first flip-flop, a control electrode of the phase inverter is connected to a control signal; and
a control module, wherein the first flip-flop is connected to a voltage source through the control module, the control module is connected to the control signal and controls the connection between the first flip-flop and the voltage source. When the control signal is a first-mode signal, the first flip-flop is disconnected from the voltage source, providing a functionality of a N-division frequency divider. When both the control signal and an output signal of the second flip-flop are a second-mode signal, a functionality of a N+1-division frequency divider is provided.
摘要翻译：提供了频率分频器电路和频率合成器电路，包括：第一和第二触发器; 反相器，其中第一触发器的输出电极连接到第二触发器的输入电极和反相器的输出电极，第二触发器的输出电极连接到输入电极所述反相器的控制电极与所述第一触发器的输入电极连接，所述反相器的控制电极与控制信号连接; 以及控制模块，其中第一触发器通过控制模块连接到电压源，控制模块连接到控制信号并控制第一触发器和电压源之间的连接。当控制信号是第一模式信号时，第一触发器从电压源断开，提供N分频分频器的功能。当第二触发器的控制信号和输出信号都是第二模式信号时，提供N + 1分频分频器的功能。

4. 发明公开

EP1478092A1 Digitaler Zähler 有权
标题翻译：数码相机Zähler
公开(公告)号：EP1478092A1
公开(公告)日：2004-11-17
申请号：EP03010817.9
申请日：2003-05-14
申请人： Tektronix International Sales GmbH
发明人： Galuschka, Holger
IPC分类号： H03K21/10 , H03K21/40 , G06F1/14 , G06F9/46
CPC分类号： H03K21/40 , H03K21/406
摘要： Die vorliegende Erfindung betrifft einen digitalen Zähler, wobei sich der Zählerstand zusammensetzt aus einem Hardwareanteil, der die n niedrigstwertigen Bits des Zählerstands bestimmt, und mindestens einem Softwareanteil, der die restlichen höherwertigen Bits des Zählerstands bestimmt, wobei der Zähler einen ersten und einen zweiten Softwareanteil (12, 14) umfasst; und der Zählerstand aus dem ersten Softwareanteil (12) und dem Hardwareanteil (10) zusammengesetzt ist, wenn sich der Hardwareanteil (10) in einem ersten Zählbereich befindet, und der Zählerstand aus dem zweiten Softwareanteil (14) und dem Hardwareanteil (10) zusammengesetzt ist, wenn sich der Hardwareanteil (10) in einem zweiten Zählbereich befindet. Sie betrifft überdies ein Verfahren zum Betreiben eines digitalen Zählers, wobei sich der Zählerstand zusammensetzt aus einem Hardwareanteil (10), der die n niedrigstwertigen Bits des Zählerstands bestimmt, und mindestens einem Softwareanteil, der die restlichen höherwertigen Bits des Zählerstands bestimmt, wobei der Zähler einen ersten und einen zweiten Softwareanteil (12, 14) umfasst und der Zählerstand aus dem ersten Softwareanteil (12) und dem Hardwareanteil (10) zusammengesetzt wird, wenn sich der Hardwareanteil (10) in einem ersten Zählbereich befindet, und der Zählerstand aus dem zweiten Softwareanteil (14) und dem Hardwareanteil (10) zusammengesetzt wird, wenn sich der Hardwareanteil (10) in einem zweiten Zählbereich befindet.
摘要翻译：数字计数器具有由定义较低值位的硬件部分（10）和定义剩余较高值位的软件部分组成的计数器状态。该计数器具有第一和第二软件部件（12,14）。如果硬件部分分别处于第一或第二范围，则状态由硬件部分和第一或第二软件部分组成：还包括以下独立权利要求：（a）操作本发明的数字计数器的方法。

5. 发明公开

EP1241788A1 Digital frequency divider 审中-公开
标题翻译：数码相机
公开(公告)号：EP1241788A1
公开(公告)日：2002-09-18
申请号：EP01302299.1
申请日：2001-03-13
申请人： STMicroelectronics, Ltd.
发明人： Dellow, Andrew
IPC分类号： H03K23/66 , H03K23/68 , H03K21/10
CPC分类号： H03K23/68 , H03K21/10 , H03K23/66
摘要： A digital frequency divider has a single circulating shifter register loaded with a bit sequence of variable length and having two outputs (A,B) adjacent such that one output is equal to the other delayed by one clock period. The outputs (A,B) are passed to a multiplexer (6) via further logic, the multiplexer selecting one of two inputs (X,Y) depending on whether a clock is high or low. Program logic (40) is provided so that the circuit is configurable for odd, even or half integer division by detecting changes in the bit sequence between 0 and 1 and selectively "deleting" the first half clock cycle when a change is detected. This allows even, odd or half integer clock division with an "even" mark space ratio.
摘要翻译：数字分频器具有单个循环移位器寄存器，其加载可变长度的位序列并且具有相邻的两个输出（A，B），使得一个输出等于延迟一个时钟周期的另一个输出。输出（A，B）经由另外的逻辑被传送到多路复用器（6），多路器根据时钟是高还是低选择两个输入（X，Y）中的一个。提供程序逻辑（40），使得通过检测0和1之间的位序列的变化，并且当检测到改变时选择性地“删除”前半个时钟周期，电路可配置为奇数，偶数或者半整数除法。这允许偶数，奇数或半整数时钟分频与“偶数”标记空间比。

6. 发明公开

EP0313178A2 Circuit and method for performing clock division and clock synchronization 失效
标题翻译： Schaltkreis und Verfahren zur Erzeugung von Taktteilung und Taktsynchronisation。
公开(公告)号：EP0313178A2
公开(公告)日：1989-04-26
申请号：EP88302926.6
申请日：1988-03-31
申请人： Compaq Computer Corporation
发明人： Taylor, Mark
IPC分类号： H03K21/10 , H03K23/70 , G06F1/04
CPC分类号： H03K21/10 , H03K23/70
摘要： A circuit for dividing a master clock by an odd integral value and producing a 50% duty cycle. A state machine develops set and clear signals which are of a timing proportion of n: n + 1, where 2n + 1 is the divisor value. The set signal is provided to one input of a bistable multivibrator or S-R latch to set the multivibrator to a given state, while the clear signal is combined with the master clock signal to delay or disable the clearing of the multivibrator by ½ count of the master clock, so that an n + ½ : n +½ proportion output clock signal is developed. Additionally, the circuit includes a state machine which determines which of a series of differing frequency master clock signals is active and when an external triggering event occurs so that the following rising edge of the output clock signal is delayed until a determined time after the triggering event to allow synchronization of the output clock signal.
摘要翻译：用于将主时钟除以奇数积分值并产生50％占空比的电路。状态机产生定时比例为n：n + 1的设定和清除信号，其中2n + 1是除数值。设置信号被提供给双稳态多谐振荡器或SR锁存器的一个输入端，以将多谐振荡器设置为给定状态，而清除信号与主时钟信号组合以延迟或禁用多谐振荡器的1/2计数主时钟，从而开发n + 1/2：n + 1/2比例的输出时钟信号。此外，电路包括状态机，其确定一系列不同频率主时钟信号中的哪一个是有效的，以及何时发生外部触发事件，使得输出时钟信号的下一个上升沿被延迟到触发事件之后的确定时间以允许输出时钟信号的同步。

7. 发明公开

EP4118749A1 HIGH RESOLUTION COUNTER USING PHASED SHIFTED CLOCK 审中-实审
公开(公告)号：EP4118749A1
公开(公告)日：2023-01-18
申请号：EP20841806.1
申请日：2020-12-15
申请人： Raytheon Company
发明人： JENNINGS, William T. , HOFFMAN, Colby , ANGELO, Nick
IPC分类号： H03K21/10

8. 发明公开

EP3350928A1 HIGH-SPEED PROGRAMMABLE CLOCK DIVIDER 有权
公开(公告)号：EP3350928A1
公开(公告)日：2018-07-25
申请号：EP16754368.5
申请日：2016-08-10
申请人： Qualcomm Incorporated
发明人： AGRAWAL, Neha , MOHAMAD, Sajin , LEE, Chulkyu
IPC分类号： H03K21/10 , H03K23/64
CPC分类号： H03K7/06 , G06F1/08 , H03K3/037 , H03K19/21 , H03K21/00 , H03K21/026 , H03K21/10 , H03K23/00 , H03K23/64
摘要： Systems and methods for dividing input clock signals by programmable divide ratios can produce output clock signals with the delay from the input clock signal to the output clock signal independent of the value of the divide ratio and with the duty cycle of the output clock signal being 50% independent of the value of the divide ratio. An example programmable clock divider includes a modulo N counter that produces a count signal that counts modulo the divide ratio and a half-rate clock signal generator that produces a common half-rate clock signal, an even half-rate clock signal, and an odd half-rate clock signal that toggle at one-half the rate of the output clock signal. The common half-rate clock signal, the even half-rate clock signal, and the odd half-rate clock signal are combined to produce the output clock signal.

9. 发明公开

EP2047600A2 MULTI-MODULUS DIVIDER RETIMING CIRCUIT 审中-公开
标题翻译：时钟校正电路和用于分配多模块
公开(公告)号：EP2047600A2
公开(公告)日：2009-04-15
申请号：EP07799793.0
申请日：2007-07-24
申请人： QUALCOMM Incorporated
发明人： NARATHONG, Chiewcharn , SU, Wenjun
IPC分类号： H03K21/10 , H03K23/66
CPC分类号： H03K23/667 , H03K21/10 , H03L7/1976
摘要： A multi-modulus divider (MMD) receives an MMD input signal and outputs an MMD output signal SOUT. The MMD includes a chain of modulus divider stages (MDSs). Each MDS receives an input signal, divides it by either two or three, and outputs the result as an output signal. Each MDS responds to its own modulus control signal that controls whether it divides by two or three. In one example, a sequential logic element outputs SOUT. The low jitter modulus control signal of one of the first MDS stages of the chain is used to place a sequential logic element into a first state. The output signal of one of the MDS stages in the middle of the chain is used to place the sequential logic element into a second state. Power consumption is low because the sequential logic element is not clocked at the high frequency of the MMD input signal.

10. 发明授权

EP1478092B1 Digitaler Zähler 有权
标题翻译：数字计数器
公开(公告)号：EP1478092B1
公开(公告)日：2007-11-14
申请号：EP03010817.9
申请日：2003-05-14
申请人： Tektronix International Sales GmbH
发明人： Galuschka, Holger
IPC分类号： H03K21/10 , H03K21/40 , G06F1/14 , G06F9/46
CPC分类号： H03K21/40 , H03K21/406

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