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1. 发明公开

EP0111056A1 Cascoded bistable circuit for level sensitive scan design 失效
标题翻译： Bistabile Folgeschaltung“水平敏感扫描设计”。
公开(公告)号：EP0111056A1
公开(公告)日：1984-06-20
申请号：EP83108574.1
申请日：1983-08-31
申请人： International Business Machines Corporation
发明人： Davis, James William , Leininger, Joel Calvin , Munoz-Bustamante, Carlos , Robbins, Gordon Jay
IPC分类号： G01R31/28 , H03K3/288
CPC分类号： G01R31/318541 , H03K3/2885
摘要： The circuit for level sensitive scan design (LSSD) comprises an L1 bistable device (11), an L2 bistable device (11), one current source (25), a first current switch logic means (17, 18) responsive to a first clock signal for selectively transferring data in L1 device (10) to L2 device (11), and a second current switch logic means (15, 16) device to supply current serially through said current switch logic means (15, 16) and L1/L2 devices so as to maintain each in a latch condition.
摘要翻译：用于电平敏感扫描设计的电路（LSSD）包括L1双稳态器件（11），L2双稳态器件（11）。一个电流源（25），响应于第一时钟信号的第一电流开关逻辑装置（17,18），用于选择性地将L1装置（10）中的数据传送到L2装置（11）;以及第二电流开关逻辑装置，16）装置，以串联方式提供电流通过所述电流开关逻辑装置（15,16）和L1 / L2装置，以便将其保持在锁存状态。

2. 发明公开

EP0087005A2 Microword control mechanism utilizing a programmable logic array and a sequence counter 失效
标题翻译：装置用于与可编程逻辑矩阵和顺序计数器控制Mikrokoden。
公开(公告)号：EP0087005A2
公开(公告)日：1983-08-31
申请号：EP83100908.9
申请日：1983-02-01
申请人： International Business Machines Corporation
发明人： Leininger, Joel Calvin , Moore, Victor Stewart , Stahl, William L., Jr.
IPC分类号： G06F9/26
CPC分类号： G06F9/262
摘要： A microword control mechanism is provided for producing the sequences of microwords used to control the execution of processor instructions in a microprogrammed data processor. This microword control mechanism includes circuitry (15, 20) responsive to a processor instruction to be executed for providing an instruction dependent signal uniquely representative of such instruction. This microword control mechanism also includes sequence counter circuitry (18) for supplying a sequence of -number signals. This microword control mechanism further includes a programmable logic array (17) responsive to the instruction dependent signal and to the sequence of number signals for producing a sequence of microwords needed to execute the processor instruction.

3. 发明授权

EP0087005B1 Microword control mechanism utilizing a programmable logic array and a sequence counter 失效
标题翻译：使用可编程逻辑阵列和序列计数器的微波控制机制
公开(公告)号：EP0087005B1
公开(公告)日：1989-05-24
申请号：EP83100908.9
申请日：1983-02-01
申请人： International Business Machines Corporation
发明人： Leininger, Joel Calvin , Moore, Victor Stewart , Stahl, William L., Jr.
IPC分类号： G06F9/26
CPC分类号： G06F9/262

4. 发明公开

EP0111055A2 Latch circuit with differential cascode current switch logic 失效
标题翻译：具有差分共源共栅电流开关逻辑的锁存电路
公开(公告)号：EP0111055A2
公开(公告)日：1984-06-20
申请号：EP83108571.7
申请日：1983-08-31
申请人： International Business Machines Corporation
发明人： Leininger, Joel Calvin
IPC分类号： H03K3/288 , H03K19/086 , H03K19/173 , H03K19/003
CPC分类号： H03K19/086 , H03K3/2885
摘要： The set/reset latch circuit comprises a multi-level differential cascode current switch (DCCS) tree (11) operable to develop set and reset control pulses in response to logic input signals, a constant current source (10) two load resistors (14-L, 14-R), a bistable device (12) comprising a cross-coupled pairs of transistors and switching from a first state to a second state in response to respectively to the set and reset control pulses. The DCCS tree (11) includes means (16) for connecting the current source (10) to the bistable device (12) selectively through one of two different serial current paths of the tree (11) to provide a current to one of the load resistors (14-L, 14-R) through one of the cross coupled pair of transistors to hold the bistable device in one state in the absence of the set and reset control pulses.
摘要翻译：设置/重置锁存电路包括响应于逻辑输入信号可操作以产生设置和重置控制脉冲的多级差分共源共栅电流开关（DCCS）树（11），恒定电流源（10），两个负载电阻器（14- L，14-R）;双稳态器件（12），包括交叉耦合的晶体管对并分别响应于所述置位和复位控制脉冲从第一状态切换到第二状态。 DCCS树（11）包括用于通过树（11）的两个不同的串联电流路径中的一个有选择地将电流源（10）连接到双稳态器件（12）的装置（16），以向负载通过一对交叉耦合的晶体管中的一个，电阻器（14-L，14-R）在没有置位和复位控制脉冲的情况下将双稳态器件保持在一种状态。

5. 发明授权

EP0111055B1 Latch circuit with differential cascode current switch logic 失效
标题翻译：具有差分电流开关逻辑的锁存电路
公开(公告)号：EP0111055B1
公开(公告)日：1990-01-03
申请号：EP83108571.7
申请日：1983-08-31
申请人： International Business Machines Corporation
发明人： Leininger, Joel Calvin
IPC分类号： H03K3/288 , H03K19/086 , H03K19/173 , H03K19/003
CPC分类号： H03K19/086 , H03K3/2885

6. 发明授权

EP0020931B1 Dispositif exécutant des opérations d'interruption de programme pour processeur du type à appel anticipé des instructions 失效
标题翻译：具有指令预电源的计算机程序中断处理器
公开(公告)号：EP0020931B1
公开(公告)日：1984-10-10
申请号：EP80102237.7
申请日：1980-04-25
申请人： International Business Machines Corporation
发明人： Bliss, Floyd, Russell , Fairchild, Peter Tappen , Leininger, Joel Calvin
IPC分类号： G06F9/46 , G06F9/38 , G06F15/06
CPC分类号： G06F9/4812 , G06F9/3861

7. 发明公开

EP0006485A1 Dispositif d'adressage de pages dans un système de traitement de données 失效
标题翻译：页中的数据处理系统寻址。
公开(公告)号：EP0006485A1
公开(公告)日：1980-01-09
申请号：EP79101723.9
申请日：1979-06-01
申请人： International Business Machines Corporation
发明人： Dixon, Jerry Duane , Leininger, Joel Calvin
IPC分类号： G06F9/36 , G06F13/00 , G11C8/00
CPC分类号： G06F9/342 , G06F9/32 , G06F9/34
摘要： Dispositif d'adressage de pages dans un système de traitement comportant un registre d'adressage de pages de données (27) et un registre d'adressage de pages d'instructions (28) pouvant être modifiés au cours de l'exécution d'un programme permettant l'adressage de données d'un programme pouvant se trouver dans la même page que les instructions ou dans une page différente. Si une instruction ayant transféré dans le registre de retard (35) le contenu des registres d'adressage (27 et 28) avant introduction d'une nouvelle information d'adressage dans le registre d'adressage (28) est suivie d'une instruction de branchement, l'adresse de l'instruction suivante est donnée par le contenu du registre d'adressage (28) et par l'adresse de déplacement dans cette page donnée par le champ d'adresse dans l'instruction de branchement. Le contenu du registre d'adresse d'instruction (4) et le contenu du registre de retard (35) sont transférés dans le registre de liaison (6).

8. 发明公开

EP0096760A2 Binary logic structure employing programmable logic arrays for microword generation 失效
标题翻译： Binärelogische Struktur mit programmierbaren logischen Anordnungen zur Mikrobefehlerzeugung。
公开(公告)号：EP0096760A2
公开(公告)日：1983-12-28
申请号：EP83104958.0
申请日：1983-05-19
申请人： International Business Machines Corporation
发明人： Moore, Victor Stewart , Leininger, Joel Calvin
IPC分类号： H03K19/177 , G06F9/22
CPC分类号： H03K19/17708
摘要： The structure includes and encode programmable logic array (13) responsive to a first group of binary input signals (E) such as a system instruction for producing a smaller number of binary signals (K) which are encoded to identify different binary value combinations for the first group of binary input signals (E), and a decode programmable logic array (14) responsive to a second group of binary input signals (F) and to the encoded binary signals (K) produced by the encode programmable logic array (13) for producing binary output signals (M) representing logical functions of the input signals which can be used as microwords for controlling a system. The chip space occupied by the encode programmable logic array (13) is less than the additional chip space that would be required if the encode and decode programmable logic arrays (13, 14) were replaced by a single programmable logic array for receiving all the binary input signals in both the first and second groups.
摘要翻译：该结构包括并编码响应于第一组二进制输入信号（E）的可编程逻辑阵列（13），例如用于产生较少数量的二进制信号（K）的系统指令，其被编码以识别不同的二进制值组合第二组二进制输入信号（E）以及响应于第二组二进制输入信号（F）和由编码可编程逻辑阵列（13）产生的编码二进制信号（K）的解码可编程逻辑阵列（14）用于产生表示可用作控制系统的微词的输入信号的逻辑功能的二进制输出信号（M）。编码可编程逻辑阵列（13）占用的芯片空间小于如果编码和解码可编程逻辑阵列（13,14）由用于接收所有二进制数据的单个可编程逻辑阵列替换将需要的附加芯片空间在第一组和第二组中都输入信号。

9. 发明授权

EP0006478B1 Dispositif programmable de verrouillage de signaux de commande dans un système de traitement de données 失效
标题翻译：用于数据处理系统的可编程控制锁定机构
公开(公告)号：EP0006478B1
公开(公告)日：1982-04-07
申请号：EP79101713.0
申请日：1979-06-01
申请人： International Business Machines Corporation
发明人： Fairchild, Peter Tappen , Leininger, Joel Calvin
IPC分类号： G06F13/00 , G06F9/06
CPC分类号： G06F9/342 , G06F9/30032 , G06F9/30145 , G06F9/30185 , G06F12/0623
摘要： A programmable control latch mechanism which is particularly useful in a microprocessor. One or more control latches are provided which can be set or reset under direct program control directly from the instruction register of a data processor by the loading therein of a unique program instruction. The unique instruction includes for each control latch two predetermined bit positions, one of which determines whether or not the control latch is to be changed and the other of which determines the binary value to which the control latch is to be changed. This enables anywhere from one to all of the control latches to be changed by a single instruction and enables each latch which is changed to be changed to any desired binary value. The control latch outputs can be used for storage page selection, direct control of external devices or circuits, selection of internal processor functions and the like.

10. 发明公开

EP0020931A1 Dispositif exécutant des opérations d'interruption de programme pour processeur du type à appel anticipé des instructions 失效
标题翻译：计算机软件程序员手册。
公开(公告)号：EP0020931A1
公开(公告)日：1981-01-07
申请号：EP80102237.7
申请日：1980-04-25
申请人： International Business Machines Corporation
发明人： Bliss, Floyd, Russell , Fairchild, Peter Tappen , Leininger, Joel Calvin
IPC分类号： G06F9/46 , G06F9/38 , G06F15/06
CPC分类号： G06F9/4812 , G06F9/3861
摘要： Le dispositif est associé à un système de traitement de données (10) dans lequel, pendant l'exécution d'une instruction, l'instruction suivante du programme est extraite de la mémoire (12). Un registre d'interruption (170) permet de sauvegarder l'adresse d'instruction dans (24) et des informations d'état de l'ALU (82) contenues dans (120, 122, 124) et des informations de pages dans (162) lorsqu'une demande d'interruption est acceptée. Le contenu des registre d'adresse d'instruction (24) de l'adresse de l'instruc- moire (12) et le dispositif interdit le chargement dans le registre d'adresse d'instruction (24) de l'adresse de l'instru- tion suivante. Les circuits d'interruption ne sont pas activés tant qu'une opération de branchement résultant de l'instruction dont l'adresse est dans (24) n'a pas été exécutée ou tant qu'une opération d'accès en mémoire (12) n'est pas achevée. Des circuits de comptage déterminent la différence entre le nombre d'instructions de branchement avec liaison et le nombre dinstructions de retour de contrôle durant les opérations dinterruption. Quand ce nombre est nul une instruction de retour de contrôle provoque la restauration du processeur en son état précédant la prise en charge de l'interruption.
摘要翻译： 1.一种用于在数据处理系统中执行程序中断操作的装置，包括用于存储数据和指令的存储器（12），根据指令周期操作并执行由程序指令确定的操作的处理器（10）用于处理来自外围设备并由处理器接收的中断请求的电路（140），所述系统以称为指令预期呼叫模式的模式操作，其中在执行所述给定指令之前的指令期间从存储器提取给定指令要执行的程序，所述设备包括连接到所述存储器的指令地址寄存器（24），并且在一系列要执行的指令中包含必须是预期呼叫对象的下一条指令的地址，存储地址寄存器（26）连接到所述指令地址寄存器以及存储并提供用于加载地址执行当前指令的下一指令的第一锁存器（214），用于从外围设备之一接收和存储中断请求的第一锁存器（214），连接到第一锁存器的输出端的第二锁存器（212）和存储和控制通过指令来授权或禁止存储在所述第一锁存器中的中断请求;中断寄存器（170），用于当接收到中断请求时，存储包含在所述指令地址寄存器中的地址，与处理器运算有关的条件信息和逻辑单元（82），以及与存储数据页和复位装置（140,184）相关的信息，用于通过在所述处理器的最后发送所述中断寄存器的内容来重置页条件信息和指令地址执行中断操作，以便将处理器重置为条件，如果中断被接受以允许处理器所述设备的特征在于包括：连接到指令地址寄存器的连接寄存器（46,50,54），用于当接收到从中的一个接收到中断请求时存储包含在所述寄存器中的值外围设备，连接到所述第一和第二锁存器的中断装置（234,246,250），用于禁止加载到所述指令地址寄存器中的复位指令的地址，该指令应该是在第一周期期间预期呼叫的对象涉及在所述第一锁存器中考虑的中断请求，连接到所述第一和第二锁存器的装置（24）并且响应于包括连接步骤并由包含在所述指令地址寄存器中的指令产生的连接操作，用于禁止所述中断装置的操作直到执行所述连接操作，以及连接到所述第一和第二锁存器的装置（240）并且响应于存储访问操作，用于在直到执行存储访问操作的结束时禁止所述中断装置的操作。

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