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1. 发明公开

EP0419381A1 Circuit de détermination de valeur absolue pour des nombres exprimés en chiffres signés à base 2 失效
标题翻译： Grundzahl 2，AbsolutwertbestimmungsschaltungfürVorzeichenzifferzahlen mit Grundzahl 2。
公开(公告)号：EP0419381A1
公开(公告)日：1991-03-27
申请号：EP90420409.6
申请日：1990-09-18
申请人： FRANCE TELECOM
发明人： Privat, Gilles , Renaudin, Marc , Conq, Bernard
IPC分类号： G06F7/49
CPC分类号： G06F7/4824 , G06F2207/3852 , G06F2207/4812
摘要： La présente invention concerne un circuit de détermination de la valeur absolue d'un nombre, appliqué à des nombres exprimés selon une représentation en chiffres signés à base 2 dont chaque chiffre est codé par deux bits, le premier correspondant à une valeur positive et le deuxième à une valeur négative, ce circuit comprend des moyens (M1, M2, EOR) pour déterminer le signe du chiffre non nul de poids le plus élevé, des moyens (M3, M4) pour inverser ou non les bits de ce chiffre non nul de poids le plus élevé et les bits des chiffres suivants selon que ce chiffre non nul est négatif ou positif.
摘要翻译：本发明涉及一种用于数字的绝对值确定电路，该电路应用于根据其中每个数字由两位编码的基数-2有符号数字表示的数字，第一对应于正值，第二对应于该电路包括用于确定具有最大重要性的非零数字的符号的装置（M1，M2，EOR），用于反转或不重复该非零数字的最重要的位的装置（M3，M4）根据该非零数字是否为负数还是正数，以下数字的位。

2. 发明授权

EP0419381B1 Circuit de détermination de valeur absolue pour des nombres exprimés en chiffres signés à base 2 失效
标题翻译：用于与第二基数符号位数绝对值确定电路
公开(公告)号：EP0419381B1
公开(公告)日：1995-11-29
申请号：EP90420409.6
申请日：1990-09-18
申请人： FRANCE TELECOM
发明人： Privat, Gilles , Renaudin, Marc , Conq, Bernard
IPC分类号： G06F7/49
CPC分类号： G06F7/4824 , G06F2207/3852 , G06F2207/4812

3. 发明公开

EP0645775A1 Dispositif électronique de mémoire à accès séquentiel 失效
标题翻译： Elektronische Speicherschaltung mit sequentiellem Zugriff。
公开(公告)号：EP0645775A1
公开(公告)日：1995-03-29
申请号：EP94402151.8
申请日：1994-09-28
申请人： FRANCE TELECOM
发明人： Le Scan, Patrice , Closse, Etienne , Conq, Bernard
IPC分类号： G11C19/00 , G06F7/00 , G06F5/06
CPC分类号： G06F7/78 , G06F5/08 , G11C19/38
摘要： Le dispositif comprend deux entrées (E1,E2) et deux sorties (S1,S2) de données, et une matrice de cellules de mémorisation (CM ij ) aptes à stocker chacune une donnée, le nombre de cellules dépendant de la taille du jeu de données à stocker séquentiellement, ainsi qu'un bus d'écriture de données (BE ij ) et un bus de lecture de données (PL ij ) pour chaque ligne (L i ) de cellules de la matrice et sur lesquels sont connectées toutes les cellules de ladite ligne. Des moyens de commutation commandables (TE1...T 3,2 ) possédent un premier état dans lequel ils relient l'une des entrées de données (E1) au bus d'écriture (BE₁) d'une première ligne d'extrémité (L₁) de la matrice et l'une des sorties de données (S1) au bus de lecture de données (BL₃) de la ligne d'extrémité opposée (L₃), et un deuxième état dans lequel ils relient l'autre entrée de données (E2) au bus d'écriture (BE₃) de la ligne d'extrémité opposée (L3) et l'autre sortie de données (S2) au bus de lecture (BL₁) de ladite première ligne d'extrémité (L1). Ils relient dans leurs deux états le bus de lecture de chaque ligne au bus d'écriture de la ligne voisine. Enfin, des moyens (MG , BCL j , BCE j ) commandent séquentiellement et cycliquement, par paires de colonnes de la matrice, l'écriture et la lecture, respectivement, de données dans toutes les cellules des deux colonnes de la paire concernée selon un ordre pour les rangs successifs desdites colonnes, prédéterminé et différent dans chacun des deux états.
摘要翻译：该设备包括两个数据输入（E1，E2）和两个数据输出（S1，S2）和每个能够存储一个数据项的存储单元矩阵（CMij），单元数目取决于数据集的大小被顺序地存储，以及用于矩阵的单元的每行（Li）的数据写入总线（BEij）和数据读取总线（PLij），所述行的所有单元的总线被链接到该数据总线。可控切换装置（TE1 ... TE3,2）具有第一状态，其中它们将数据输入（E1）中的一个连接到矩阵的第一端行（L1）的写总线（BE1），并且数据输出（S1）连接到相对端行（L3）的数据读取总线（BL3），以及第二状态，其中将另一数据输入（E2）连接到相对端行的写总线（BE3） L3）和另一数据输出（S2）连接到所述第一端行（L1）的读总线（BL1）。在它们的两个状态下，它们将每一行的读总线连接到相邻行的写总线。最后，平均值（MG，BCLj，BCEj）按照矩阵的成对列顺序地和周期性地命令对相关对的两列的所有单元进行数据的写入和读取。在所述列的连续行列中，这个顺序在两个状态的每一个中是预定的并且不同。

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