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61. 发明授权

EP0434380B1 Noise tolerant input buffer 失效
标题翻译：较不敏感的故障输入缓冲器。
公开(公告)号：EP0434380B1
公开(公告)日：1995-09-27
申请号：EP90313890.7
申请日：1990-12-19
申请人： SGS-THOMSON MICROELECTRONICS, INC.
发明人： McClure, David Charles
IPC分类号： H03K19/0185 , H03K19/003 , H03K5/01
CPC分类号： H03K5/1252 , H03K5/133 , H03K19/00361 , H03K19/018521 , H03K2005/00078 , H03K2005/00195

62. 发明公开

EP0666649A2 Input circuit 失效
标题翻译： Eingangsschaltung。
公开(公告)号：EP0666649A2
公开(公告)日：1995-08-09
申请号：EP95101705.2
申请日：1995-02-08
申请人： KABUSHIKI KAISHA TOSHIBA
发明人： Kinugasa, Masanori, c/o Intellectual Property Div. , Shigehara, Hiroshi, c/o Intellectual Property Div.
IPC分类号： H03K19/0185 , H03K19/003 , H03K17/30
CPC分类号： H03K19/00361 , H03K19/00384
摘要： An input signal (VIN) is input to a gate of a first PMOS transistor (P1) and a gate of a first NMOS transistor (N1). A source of a second PMOS transistor (P2) is connected to a drain of the first PMOS transistor (P1). A source of a second NMOS transistor (N2) is connected to a drain of the first NMOS transistor (N1). An output signal (VOUT) is output through drains of the second PMOS transistor (P2) and the second NMOS transistor (N2). A source of the first PMOS transistor (P1) and a gate of the second NMOS transistor (N2) are connected to a first parasitic unit (LC1). A source of the first NMOS transistor (N1) and a gate of the second PMOS transistor (P2) are connected to a second parasitic unit (LC2).
摘要翻译：输入信号（VIN）被输入到第一PMOS晶体管（P1）的栅极和第一NMOS晶体管（N1）的栅极。第二PMOS晶体管（P2）的源极连接到第一PMOS晶体管（P1）的漏极。第二NMOS晶体管（N2）的源极连接到第一NMOS晶体管（N1）的漏极。输出信号（VOUT）通过第二PMOS晶体管（P2）和第二NMOS晶体管（N2）的漏极输出。第一PMOS晶体管（P1）的源极和第二NMOS晶体管（N2）的栅极连接到第一寄生单元（LC1）。第一NMOS晶体管（N1）的源极和第二PMOS晶体管（P2）的栅极连接到第二寄生单元（LC2）。

63. 发明授权

EP0377768B1 Leitungsendstufe 失效
标题翻译：行输出级。
公开(公告)号：EP0377768B1
公开(公告)日：1995-07-19
申请号：EP89100582.9
申请日：1989-01-13
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： Meyer, Ralph, Dipl.-Ing. , Müller, Rudi, Dr.
IPC分类号： H03K19/003
CPC分类号： H03K19/00361 , H03K19/00315 , H03K19/09429

64. 发明授权

EP0366489B1 Nand gate circuits 失效
标题翻译： NAND Gateschaltungen。
公开(公告)号：EP0366489B1
公开(公告)日：1995-07-05
申请号：EP89311123.7
申请日：1989-10-27
申请人： FUJITSU LIMITED
发明人： Yoshida, Masanobu
IPC分类号： H03K19/094 , H03K19/003
CPC分类号： H03K19/00361 , H03K19/09443

65. 发明公开

EP0652641A1 Slew rate control circuit 失效
标题翻译： Anstiegsgeschwindigkeitssteuerungsschaltung。
公开(公告)号：EP0652641A1
公开(公告)日：1995-05-10
申请号：EP94117389.0
申请日：1994-11-04
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： Erdelyi, Charles Karoly , Gersbach, John Edwin
IPC分类号： H03K19/003 , H03K17/16
CPC分类号： H03K19/00361 , H03K17/163
摘要： A noise limited, video, digital to analog converter having an output transition time control with multiple discrete transition times. This is accomplished by a DAC control circuit in which the slew rate of the current is controlled by providing set current levels in the inverters that drive the DAC output current switches thus limiting the current available for charging and discharging the capacitance on the nodes which control the output signal. Additional control is provided by voltage clamping of these nodes which reduces the input voltage to the analog output and results in a cleaner output waveform. By so regulating and controlling the charging and discharging of these nodes, the variations in operation of the circuit due to the process used to produce the circuit in integrated form as well as temperature and supply voltage are further substantially reduced.
摘要翻译：具有多个离散转换时间的具有输出转换时间控制的噪声限制的视频数模转换器。这是通过DAC控制电路实现的，其中通过在驱动DAC输出电流开关的逆变器中提供设定电流电平来控制电流的转换速率，从而限制可用于对控制所述DAC的节点上的电容进行充电和放电的电流输出信号。通过这些节点的电压钳位来提供额外的控制，将输入电压降低到模拟输出，并产生更清洁的输出波形。通过这样调节和控制这些节点的充电和放电，由于用于产生集成形式的电路的过程以及温度和电源电压的电路操作变化进一步显着降低。

66. 发明公开

EP0608615A3 Clock driver circuits 失效
标题翻译：时钟驱动器电路
公开(公告)号：EP0608615A3
公开(公告)日：1995-01-25
申请号：EP93309818.8
申请日：1993-12-07
申请人： ADVANCED MICRO DEVICES, INC.
发明人： McMahon, Scott H.R. , Buchanan, James Michael , Horne, Stephen C.
IPC分类号： H03K19/003 , H03K19/0185
CPC分类号： H03K19/00361 , H03K19/018585
摘要： A variable strength clock signal driver circuit and method of manufacturing the same are provided that accommodate either full or reduced drive strength of a generated clock signal. The clock driver circuit includes a package bonding option to select the desired strength of drive. Thus, the clock driver circuit may be operated at either fast or slow clock frequencies as determined by the system requirements. As a result, both high performance, high drive versions and low cost, low drive versions of a digital circuit such as a microprocessor may be provided that differ only in package bonding. The same set of masks may be used to produce either version of the circuit, thus permitting greater manufacturing flexibility and reducing cost. Furthermore, electromagnetic interference may be reduced by selecting the low drive strength option for cost sensitive applications.
摘要翻译：提供一种可变强度时钟信号驱动器电路及其制造方法，其适应所产生的时钟信号的完全驱动强度或降低的驱动强度。时钟驱动器电路包括封装焊接选项以选择所需的驱动器强度。因此，时钟驱动器电路可以按照系统要求确定的快或慢时钟频率工作。因此，可以提供高性能，高驱动版本和低成本，数字电路（例如微处理器）的低驱动版本，其仅在封装接合方面不同。可以使用相同的一组掩模来产生任一版本的电路，从而允许更大的制造灵活性并降低成本。此外，通过为成本敏感的应用选择低驱动强度选项，电磁干扰可能会降低。

67. 发明公开

EP0450871A3 Interfaces for transmission lines 失效
标题翻译：传输线接口
公开(公告)号：EP0450871A3
公开(公告)日：1994-10-05
申请号：EP91302760.3
申请日：1991-03-28
申请人： XEROX CORPORATION
发明人： Gunning, William F.
IPC分类号： H04L25/02 , H04L29/06 , H03K19/0175 , H03K17/00
CPC分类号： G06F13/4072 , H03K19/00361 , H03K19/018571
摘要： This invention provides very wide channel, open drain, N-channel CMOS drivers (16) and cascode CMOS receivers (17) for interfacing VLSI CMOS circuits to transmission lines (14) which are terminated by their characteristic resistive impedances (21, 22) to voltage levels of the order of about 1.2 - 2.0 V. These GTL (a coined descriptor) drivers and receivers typically operate with a voltage swing of the order of about 0.8 - 1.4 V on such transmission lines for carrying out binary communications between CMOS circuits configured to operate with standard 5 V rail-to-rail voltage swings for their internal signals.

68. 发明授权

EP0329285B1 Output buffer 失效
标题翻译：输出缓冲区。
公开(公告)号：EP0329285B1
公开(公告)日：1994-03-23
申请号：EP89300583.5
申请日：1989-01-23
申请人： ADVANCED MICRO DEVICES, INC.
发明人： Walters, Donald M.
IPC分类号： H03K19/003 , H03K17/16
CPC分类号： H03K19/00361 , H03K19/00353 , H03K19/0136 , H03K19/01721

69. 发明授权

EP0267017B1 TTL/CMOS compatible input buffer 失效
标题翻译： TTL / CMOS兼容输入缓冲电路。
公开(公告)号：EP0267017B1
公开(公告)日：1994-03-02
申请号：EP87309753.9
申请日：1987-11-04
申请人： Xilinx, Inc.
发明人： Hsieh, Hung-Cheng
IPC分类号： H03K19/094 , H03K19/003 , H03K3/353 , H03K19/185
CPC分类号： H03K3/3565 , H03K19/00361 , H03K19/018521

70. 发明公开

EP0562904A1 Procédé et dispositif de réglage de retard à plusieurs gammes 有权转让
标题翻译：用于通过多个延迟范围的延迟的控制方法和装置。
公开(公告)号：EP0562904A1
公开(公告)日：1993-09-29
申请号：EP93400642.0
申请日：1993-03-12
申请人： BULL S.A.
发明人： Marbot, Roland
IPC分类号： H03K5/13 , H03K19/003
CPC分类号： H03K19/00361 , H03K5/131 , H03K5/133 , H03K2005/00065 , H03K2005/00195
摘要： Le procédé fournit un signal de sortie (S K ) présentant un retard variable par rapport à un signal d'entrée (e₀).
Pour permettre un réglage précis en fonction d'une consigne de retard (CN) sur plusieurs gammes, le procédé consiste à produire une succession de signaux retardés (e₁, e₂, ..., e n ) par rapport au signal d'entrée (e₀) , le retard entre un signal retardé (e₂) et le signal précédent (e₁) ayant une valeur prédéterminée, à sélectionner l'un desdits signaux retardés (e₂) et le signal précédent (e₁) et à effectuer une superposition avec pondération et effet intégral desdits signaux sélectionnés (e₁, e₂), ladite sélection et ladite pondération étant déterminées en fonction de ladite consigne de retard (CN).
Réalisations en technologie ECL et CMOS.
Application notamment aux circuits verrouillés en phase.
摘要翻译：该过程提供给输出信号（SK）的表现出可变延迟与输入信号（E0）对于。为了允许精确调整为一组延迟（CN）在几个范围的功能，在生产的哪个被延迟相对于所述输入信号的信号（E1，E2，...，EN）的连续过程besteht（E0 ），一个经延迟信号（E2）和preceding-信号（E1），其具有一个预定值时，（在选择所述延迟的信号e2的一个）和preceding-信号（E1）之间以及在重叠的所述选择的信号（E1延迟，E2）与加权和效果上一体，所述的选择和所述加权是确定性的开采作为说的函数设定延迟（CN）。在ECL和CMOS技术生产的设备。在具体应用到锁相电路。

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