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11. 发明公开

EP0456400A2 Input/output module with latches 失效
标题翻译： Eangangs- / Ausgangsmodul mit Verriegelungsschaltungen。
公开(公告)号：EP0456400A2
公开(公告)日：1991-11-13
申请号：EP91303917.8
申请日：1991-04-30
申请人： ACTEL CORPORATION
发明人： Galbraith, Douglas C. , Greene, Jonathan W.
IPC分类号： H03K19/173 , H03K19/0175
CPC分类号： H03K19/017581 , H03K19/01759
摘要： An input/output module (10) circuit for providing input/output interface functions in integrated circuits includes an input section and an output section electrically connected to an I/O pad of the integrated circuit. The input section includes an input buffer/level shifter (14) for translating the logic signals from the outside world to CMOS compatible levels. The input buffer may be placed in a high impedance state by a control signal applied to a control input (20). The output (18) of the input buffer/level shifter is connected to a first data input (22) of a two-input multiplexer (24). The output (28) of the two-input multiplexer is connected to an internal bus (32) and to the second data input (26) of the two-input multiplexer. The select input (30) of the two-input multiplexer is connected to a control signal, preferably to the same control signal used to enable the input buffer/level shifter.
The output section of the input/output module section of the present invention includes a two-input multiplexer having a first input (44) connected to an internal data bus, and its output (50) fed back to its second data input (48). Its select input (52) is driven from a control signal. The output of the two-input multiplexer is also connected to the input (54) of an HCT buffer (56). The output (58) of the HCT buffer is connected to an I/O pad of the integrated circuit, which may be the same pad to which the input section is connected.
The slew input (70) of the HCT buffer is driven from a signal enabling slow or fast rise times. The enable input (60) of the HCT buffer is driven from an enable signal which may be derived from other logic signals.
摘要翻译：用于在集成电路中提供输入/输出接口功能的输入/输出模块（10）电路包括电连接到集成电路的I / O焊盘的输入部分和输出部分。输入部分包括用于将来自外部世界的逻辑信号转换为CMOS兼容级的输入缓冲器/电平移位器（14）。可以通过施加到控制输入（20）的控制信号将输入缓冲器置于高阻抗状态。输入缓冲器/电平移位器的输出（18）连接到双输入多路复用器（24）的第一数据输入端（22）。双输入多路复用器的输出（28）连接到双输入多路复用器的内部总线（32）和第二数据输入（26）。双输入多路复用器的选择输入（30）连接到控制信号，优选地连接到用于使能输入缓冲器/电平移位器的相同控制信号。本发明的输入/输出模块部分的输出部分包括具有连接到内部数据总线的第一输入（44）的双输入多路复用器，并且其输出（50）反馈到其第二数据输入端（48）。其选择输入（52）由控制信号驱动。双输入多路复用器的输出也连接到HCT缓冲器（56）的输入端（54）。 HCT缓冲器的输出（58）连接到集成电路的I / O焊盘，其可以是与输入部分连接的相同的焊盘。 HCT缓冲器的转换输入（70）由一个能够缓慢或快速上升时间的信号驱动。 HCT缓冲器的使能输入（60）由可从其他逻辑信号导出的使能信号驱动。

12. 发明公开

EP0387792A1 Output buffer circuit 失效
标题翻译：输出缓冲电路
公开(公告)号：EP0387792A1
公开(公告)日：1990-09-19
申请号：EP90104728.2
申请日：1990-03-13
申请人： KABUSHIKI KAISHA TOSHIBA , TOSHIBA MICRO-ELECTRONICS CORPORATION
发明人： Matsuo, Kenji, c/o Intellectual Property Div. , Tsuchiya, Ikuo, c/o Intellectual Property Div. , Kimura, Masahiro, c/o Intellectual Property Div. , Ookawauchi, Tadahisa, c/o Int. Property Div.
IPC分类号： H03K19/0175 , H03K19/08
CPC分类号： H03K19/017581 , H03K19/00353 , H03K19/017518
摘要： An output buffer circuit includes an input node (1), an output node (2), a positive power source (V DD ), a logic circuit (10) connected to the input node (1), means (11) connected at one end to the logic circuit (10), for dropping a voltage of the logic circuit (10), and a bipolar transistor (12) having a base connected to the other end of the voltage dropping means (11) and the other end of the logic circuit (10), a collector connected to the output node (2) and an emitter connected to a circuit ground (GND).
摘要翻译：一种输出缓冲器电路，包括输入节点（1），输出节点（2），正电源（VDD），连接到输入节点（1）的逻辑电路（10）（10）的电压降低的逻辑电路（10），以及具有与降压装置（11）的另一端连接的基极和逻辑电路（10）的另一端的双极型晶体管电路（10），连接到输出节点（2）的集电极和连接到电路接地（GND）的发射极。

13. 发明公开

EP0317626A1 HIGH SPEED HYBRID DIGITAL DRIVER 失效
标题翻译：混合数字控制电路高的速度。
公开(公告)号：EP0317626A1
公开(公告)日：1989-05-31
申请号：EP88906815.0
申请日：1988-06-01
申请人： GRUMMAN AEROSPACE CORPORATION
发明人： WEICK, John, M.
IPC分类号： H03K5 , G01R31 , H03K19
CPC分类号： H03K19/017581 , G01R31/31924 , H03K19/013 , H03K19/0826
摘要： Un circuit de commande est utilisé à la sortie (10) d'un générateur (9) de mots numériques servant à traduire un mot numérique en des niveaux de tension sélectionnables en fontion d'une unité particulière (11) connectée à la sortie du circuit de commande et subissant un test diagnostique. Le circuit de commande possède une ligne de commande séparée (14) qui commute le circuit de commande en un mode à trois états, de sorte que l'entrée d'une unité subissant la vérification puisse être commutée vers une entrée haute impédance, ce qui permet d'effectuer le test diagnostique à trois états de l'unité (11).

14. 发明公开

EP0288697A2 Scaled voltage level translator circuit 失效
标题翻译： Massstabgerechte Spannungspegelumsetzungsschaltung。
公开(公告)号：EP0288697A2
公开(公告)日：1988-11-02
申请号：EP88103608.1
申请日：1988-03-08
申请人： International Business Machines Corporation
发明人： Lobb, Kenneth George , Schuelke, Brian Andrew , Schmerbeck, Timothy Joseph , Sutton, Manning Olsen
IPC分类号： H03F3/343
CPC分类号： H03K19/017581
摘要： A circuit (100) translates an input signal (EIN) about an input reference voltage (E1) to an output signal (EOUT) referenced to a different voltage (2). The input signal may be scaled, and multiple inputs may be scaled independently and summed. Shift networks transfer the input signal across a resistor (R1) on the input of a current mirror; the the output signal appears across a resistor (R3) in an output of the mirror.
摘要翻译：电路（100）将关于输入参考电压（E1）的输入信号（EIN）转换为参考不同电压（2）的输出信号（EOUT）。可以对输入信号进行缩放，并且可以独立地对多个输入进行缩放并求和。移位网络将输入信号传输到电流镜的输入端上的电阻（R1）上; 输出信号出现在反射镜输出端的电阻（R3）上。

15. 发明公开

EP3170261A1 PROGRAMMABLE INTEGRATED CIRCUIT HAVING DIFFERENT TYPES OF CONFIGURATION MEMORY 有权
标题翻译：可编程集成电路具有不同类型的配置存储器
公开(公告)号：EP3170261A1
公开(公告)日：2017-05-24
申请号：EP15739743.1
申请日：2015-07-09
申请人： Xilinx, Inc.
发明人： KARP, James
IPC分类号： H03K19/177 , H03K19/003 , G06F17/50 , G06F11/18
CPC分类号： G06F17/5054 , G06F11/183 , H03K19/017581 , H03K19/1776 , H03K19/17764
摘要： To implement a circuit design on a programmable integrated circuit (IC), first data are generated for implementing the circuit design. Critical and non-critical portions of the circuit design are determined, and second data are generated for programming configuration memory cells of the programmable IC to implement the circuit design. A first subset of the second data is assigned to program a first type of configuration memory cells to implement the critical portion of the circuit design on a first subset of programmable logic resources and a first subset of programmable interconnect resources of the programmable IC. A second subset of the second data is assigned to program a second type of configuration memory cells to implement the non-critical portion of the circuit design on a second subset of programmable logic resources and a second subset of programmable interconnect resources. The second data are stored in an electronically readable storage medium.
摘要翻译：为了在可编程集成电路（IC）上实现电路设计，首先生成用于实现电路设计的数据。确定电路设计的关键部分和非关键部分，并且生成用于编程可编程IC的配置存储器单元以实现电路设计的第二数据。分配第二数据的第一子集以编程第一类型的配置存储器单元以在可编程逻辑资源的第一子集和可编程IC的可编程互连资源的第一子集上实现电路设计的关键部分。分配第二数据的第二子集以对第二类型的配置存储器单元进行编程，以在可编程逻辑资源的第二子集和可编程互连资源的第二子集上实现电路设计的非关键部分。第二数据存储在电子可读存储介质中。

16. 发明公开

EP2999120A3 INTEGRATED CIRCUIT DEVICE WITH PROGRAMMABLE ANALOG SUBSYSTEM 审中-公开
标题翻译：与可编程模拟子系统集成电路装置
公开(公告)号：EP2999120A3
公开(公告)日：2016-07-20
申请号：EP15180433.3
申请日：2015-08-10
申请人： Cypress Semiconductor Corporation
发明人： THIAGARAJAN, Eashwar , KUTZ, Harold , KLEIN, Hans , JOHAL, Jaskam Singh , VANITEGEM, Jean-Paul , CASTOR-PERRY, Kendall , HASTINGS, Mark , RICHARDSON, Amsby , PAI MAROOR, Anasuya , KHAN, Ata , SEGUINE, Dennis , BYRKETT, Bruce , LIEPOLD, Carl , VAN ANTWERPEN, Hans
IPC分类号： H03K19/02 , H03M1/12
CPC分类号： H03K19/017581 , H03K19/0005 , H03K19/00346 , H03K19/02 , H03M1/1205 , H03M1/38
摘要： An integrated circuit (IC) device can include a plurality of analog blocks, including at least one fixed function analog circuit, and at least one reconfigurable analog circuit block selected from: a continuous time (CT) block comprising a plurality of reconfigurable amplifier circuits and a discrete time block comprising amplifiers with a reconfigurable switch network; an analog multiplexer (MUX) configured to selectively connect any of a plurality of input/outputs (I/Os) of the IC device to the analog blocks, the analog MUX including at least one low noise signal path pair having a lower resistance than other signal paths of the analog MUX; at least one analog routing block reconfigurable to provide signal paths between any of the analog blocks; a digital section comprising digital circuits; and a processor interface coupled to the analog blocks.

17. 发明授权

EP2884665B1 Konfigurierbare Schnittstellenschaltung 有权
标题翻译：配置接口电路
公开(公告)号：EP2884665B1
公开(公告)日：2016-04-27
申请号：EP14004037.9
申请日：2014-11-29
申请人： Diehl Aerospace GmbH
发明人： Späh, Jürgen
IPC分类号： H03K19/0175 , H03K19/173
CPC分类号： H03K17/6871 , H02M1/38 , H03K19/017581 , H03K19/01759 , H03K19/1733 , H03K2217/0036

18. 发明公开

EP2884665A1 Konfigurierbare Schnittstellenschaltung 有权
标题翻译：配置接口电路
公开(公告)号：EP2884665A1
公开(公告)日：2015-06-17
申请号：EP14004037.9
申请日：2014-11-29
申请人： Diehl Aerospace GmbH
发明人： Späh, Jürgen
IPC分类号： H03K19/0175 , H03K19/173
CPC分类号： H03K17/6871 , H02M1/38 , H03K19/017581 , H03K19/01759 , H03K19/1733 , H03K2217/0036
摘要： Eine Schnittstellenschaltung (2) zur Zwischenschaltung zwischen eine Logikschaltung (6) und eine Leistungsschaltung (8), mit einem Versorgungsanschluss (10) zum Anschluss an eine Energieversorgung (12), enthält zwei Logikanschlüsse (14a,b), die als Logikeingang (24a) oder Logikausgang (24b) konfigurierbar sind, und zwei Leistungsanschlüsse (16a,b), die als Leistungseingang (22b) oder Leistungsausgang (22a) konfigurierbar sind, und eine Konfigurationseinheit (26) zur entsprechenden Konfiguration, wobei der Leistungseingang (22b) durch den Logikausgang (24b) auslesbar ist und der Leistungsausgang (22a) durch den Logikeingang (24a) ansteuerbar ist.
Ein Schnittstellenmodul (4), mit mindestens zwei Leistungsanschlüssen (100a,b), enthält mindestens eine Schnittstellenschaltung (2), deren Leistungsanschlüsse (16a,b) auf die Leistungsanschlüsse (100a,b) des Schnittstellenmoduls (4) geführt sind.
摘要翻译：对于逻辑电路（6）和一个电源电路之间插入的接口电路（2）（8），以用于连接到电源的电源端子（10）（12）包括两个逻辑连接（14A，B），其为逻辑输入（24a）的或逻辑输出（24B）是可配置的，和作为电源输入（22B）或功率输出（22a）的两个电源端子（16A，b）可被构造和配置单元（26）以适当的配置，其中所述功率输入端（22B）由逻辑输出（24B）可以被读出和电力输出（22A）由所述逻辑输入端（24a）的控制。接口模块（4），具有至少两个电源端子（100A，B）含有至少一个接口电路（2），在接口模块（4）被引导的电源端子（100A，B）的电源端子（16A，B）。

19. 发明公开

EP2774065A2 FIELD-PROGRAMMABLE GATE ARRAY 审中-公开
标题翻译： FELDPROGRAMMIERBARES门阵列
公开(公告)号：EP2774065A2
公开(公告)日：2014-09-10
申请号：EP12809833.2
申请日：2012-11-02
申请人： The University of York
发明人： TREFZER, Martin , TYRRELL, Andrew , WALKER, James
IPC分类号： G06F17/50 , H03K19/177
CPC分类号： H03K19/017581 , G06F17/5027 , H03K19/17748
摘要： An FPGA has a number of CLBs, each CLB having a number of CABs (10, 110, 210, 310, 410). Each CAB (10, 110, 210, 310, 410) comprises: a number of configurable transistors (20, 120, 220, 320, 420) each comprising one or more useable transistors M and a number of switching transistors; and, configuration circuitry comprising a number of switching transistors. The ratio of switching transistors to useable transistors for each CAB is less than 26:1. A method of configuring such an FPGA comprises optimising each configurable transistor.
摘要翻译： FPGA具有多个CLB，每个CLB具有多个CAB（10,110,210,310,410）。每个CAB（10,110,210,310,410）包括：多个可配置晶体管（20,120,220,320,420），每个可配置晶体管包括一个或多个可用晶体管M和多个开关晶体管; 以及包括多个开关晶体管的配置电路。每个CAB的开关晶体管与可用晶体管的比例小于26：1。配置这种FPGA的方法包括优化每个可配置晶体管。

20. 发明公开

EP2226941A3 Programmable high-speed I/O interface 有权
标题翻译： Programmierbare Hochgeschwindigkeits-E / A-Schnittstelle
公开(公告)号：EP2226941A3
公开(公告)日：2014-05-07
申请号：EP09013169.9
申请日：2002-08-28
申请人： Altera Corporation
发明人： Wang, Boonie I. , Sung, Chiakang , Huang, Joseph , Nguyen, Khai , Pan, Philip
IPC分类号： H03K19/177 , H03K19/0185 , H03K19/0175
CPC分类号： H03K19/17744 , H03K19/0175 , H03K19/017509 , H03K19/017581 , H03K19/1774 , H03K19/17788
摘要： The present application comprises an integrated circuit comprising a differential input buffer (791) having a first input coupled to a first pad (710,1210) and a second input coupled to a second pad (720,1220); a first single-ended input buffer (751) having an input coupled to the first pad (720,1220); a second single-ended input buffer (756) having an input coupled to the second pad (720,1220);a first single-ended output buffer (771) having an output coupled to the first pad (710,1210); a second single-ended output buffer (776) having an output coupled to the second pad (720,1220); a serial-to-parallel converter (725) having an input coupled to an output of the differential input buffer (791); and a parallel-to-serial converter (715) having an output coupled to an input of the first single-ended output buffer (771).
The present application further comprises a method of providing and receiving signals.
摘要翻译：提供高速或低速灵活输入和输出的方法和设备。提供具有高速输入，高速输出，低速或中速输入以及低速或中速输出的输入和输出结构。选择其中一个输入和输出电路，并取消选择其他电路。高速输入和输出电路相当简单，在一个示例中，仅具有用于控制线路输入的清除信号，并且能够与集成电路的核心内的低速电路接口。低速或中速输入和输出电路比较灵活，例如具有预置，使能和清除作为控制线输入，并且能够支持JTAG边界测试。这些并行高速和低速电路是用户可选择的，使得输入输出结构根据应用的要求在速度和功能之间进行优化。

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