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1. 发明专利

DE102004027809A1 未知
公开(公告)号：DE102004027809A1
公开(公告)日：2006-01-05
申请号：DE102004027809
申请日：2004-06-08
申请人： INFINEON TECHNOLOGIES AG
发明人： KNAPP HERBERT , WURZER MARTIN
IPC分类号： H03K21/08 , H03K21/17

2. 发明专利

NO20035537L 未知
公开(公告)号：NO20035537L
公开(公告)日：2005-06-13
申请号：NO20035537
申请日：2003-12-11
申请人： LEIV EIRIKSSON NYSKAPNING AS
发明人： AUNET SNORRE
IPC分类号： H03K19/0948 , H03K19/173 , H03K19/20 , H03K19/23 , H03K21/17 , H03K23/60

3. 发明专利

JP5586399B2 Counter circuit 有权
公开(公告)号：JP5586399B2
公开(公告)日：2014-09-10
申请号：JP2010216009
申请日：2010-09-27
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：敬ミン金 , 京民高 , ユンソク韓
IPC分类号： H03K21/17 , H03K23/00 , H03M1/56
CPC分类号： H03K23/50 , H03K21/10 , H03K23/58 , H04N5/378

4. 发明专利

JPS63262918A BINARY COUNTER 失效
公开(公告)号：JPS63262918A
公开(公告)日：1988-10-31
申请号：JP8113988
申请日：1988-04-01
申请人： RAYTHEON CO
发明人： EDOWAADO TEII RUISU
IPC分类号： H03K23/00 , H03K3/356 , H03K21/17 , H03K23/40 , H03K23/50 , H03K23/52

5. 发明申请

US20140376683A1 DYNAMIC DIVIDER HAVING INTERLOCKING CIRCUIT 有权
标题翻译：具有互锁电路的动力分流器
公开(公告)号：US20140376683A1
公开(公告)日：2014-12-25
申请号：US13926923
申请日：2013-06-25
申请人： QUALCOMM Incorporated
发明人： Jeremy Mark Goldblatt , Devavrata Vasant Godbole , Hsuanyu Pan
IPC分类号： H03K21/17
CPC分类号： H03K21/17 , H03K5/15033 , H03K23/425
摘要： A high-speed and low power divider includes a ring of four dynamic latches, an interlocking circuit, and four output inverters. Each latch has a first dynamic node M and a second dynamic node N. The interlocking circuit is coupled to the M nodes. Based on one or more of the M node signals received, the interlocking circuit selectively controls the logic values on one or more of the M modes such that over time, as the divider is clocked, only one of the signals on the N nodes is low at a given time. The output inverters generate inverted versions of the N node signals that are output from the divider as low phase noise 25% duty cycle output signals I, IB, Q and QB. In one specific example, each latch has eight transistors and no more than eight transistors. The divider recovers quickly and automatically from erroneous state disturbances.
摘要翻译：高速和低功率分配器包括四个动态锁存器环，互锁电路和四个输出反相器。每个锁存器具有第一动态节点M和第二动态节点N.互锁电路耦合到M个节点。基于接收到的一个或多个M个节点信号，互锁电路选择性地控制M个模式中的一个或多个的逻辑值，使得随着时间的推移，当分频器被计时时，N个节点上的信号中只有一个为低在给定的时间。输出反相器产生从分频器输出的N个节点信号的反相版本，作为低相位噪声25％占空比输出信号I，IB，Q和QB。在一个具体示例中，每个锁存器具有八个晶体管，不超过八个晶体管。分离器快速自动地从错误的状态干扰中恢复。

6. 发明专利

DE102004027809B4 未知
公开(公告)号：DE102004027809B4
公开(公告)日：2006-10-26
申请号：DE102004027809
申请日：2004-06-08
申请人： INFINEON TECHNOLOGIES AG
发明人： KNAPP HERBERT , WURZER MARTIN
IPC分类号： H03K21/08 , H03K21/17

7. 发明专利

CS251885B1 IMPULSE RANDOM PROCESS FAVOURABLE REALIZATIONS' IMPULSES' RELATIVE FREQUENCY MEASURING CONNECTION 未知
公开(公告)号：CS251885B1
公开(公告)日：1987-08-13
申请号：CS298885
申请日：1985-04-23
申请人： BAKOS PAVEL
发明人： BAKOS PAVEL
IPC分类号： G01R23/10 , G01R23/15 , H03K21/00 , H03K21/17

8. 发明专利

CS8502988A1 ZAPOJENI PRO MERENI POMERNE CETNOSTI IMPULSU PRIZNIVYCH REALIZACI IMPULSOVEHO NAHODNEHO PROCESU 未知
公开(公告)号：CS8502988A1
公开(公告)日：1986-12-18
申请号：CS298885
申请日：1985-04-23
申请人： BAKOS PAVEL
发明人： BAKOS PAVEL ING
IPC分类号： G01R23/10 , G01R23/15 , H03K21/00 , H03K21/17

9. 发明专利

CS298885A1 ZAPOJENI PRO MERENI POMERNE CETNOSTI IMPULSU PRIZNIVYCH REALIZACI IMPULSOVEHO NAHODNEHO PROCESU 未知
公开(公告)号：CS298885A1
公开(公告)日：1986-12-18
申请号：CS298885
申请日：1985-04-23
申请人： BAKOS PAVEL
发明人： BAKOS PAVEL ING
IPC分类号： G01R23/10 , G01R23/15 , H03K21/00 , H03K21/17

10. 发明专利

JP2011071995A Counter circuit, analog/digital converter, apparatus with counter circuit and analog/digital converter, counting method and analog/digital conversion method 有权
标题翻译：计数器电路，模拟/数字转换器，具有计数器电路和模拟/数字转换器的装置，计数方法和模拟/数字转换方法
公开(公告)号：JP2011071995A
公开(公告)日：2011-04-07
申请号：JP2010216009
申请日：2010-09-27
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： KIM KYUNG-MIN , KOH KYOUNG MIN , HAN YOON-SEOK
IPC分类号： H03K21/17 , H03K23/00 , H03M1/56
CPC分类号： H03K23/50 , H03K21/10 , H03K23/58 , H04N5/378
摘要： PROBLEM TO BE SOLVED: To provide a counter circuit, apparatus including the same and counting method. SOLUTION: A counter circuit includes a buffer section and a ripple counter. The buffer section generates at least one lower-bit signal by latching at least one input clock signal from an ending time point of a counting operation. The ripple counter generates a higher bit signal for sequential toggling in response to latch output signals corresponding to one of lower bit signals. The counter circuit has an improved operating speed and operating margin by carrying out counting twice or more for each cycle term of the input clock signal, the number of times of toggling the bit signal is decreased and power consumption is reduced. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：提供一种计数器电路，包括其的计数器和计数方法。解决方案：一个计数器电路包括一个缓冲区和一个纹波计数器。缓冲器部分通过从计数操作的结束时间点至少锁存一个输入时钟信号来产生至少一个低位信号。纹波计数器响应于对应于低位信号之一的锁存器输出信号而产生用于顺序切换的较高位信号。计数器电路通过对输入时钟信号的每个周期项进行两次或更多次的计数，具有改进的操作速度和操作裕度，切换位信号的次数减少，功耗降低。版权所有（C）2011，JPO＆INPIT

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