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1. 发明公开

CN102130678A 低电压静态分频器集成电路芯片失效
公开(公告)号：CN102130678A
公开(公告)日：2011-07-20
申请号：CN201010022736.0
申请日：2010-01-12
申请人：东南大学 , 爱斯泰克(上海)高频通讯技术有限公司
发明人：黄风义 , 唐旭升 , 姜楠
IPC分类号： H03K23/60
摘要：本发明提供了一种新的低电压静态分频器集成电路芯片，涉及集成电路领域。和已经公开发表的其它结构(如分布式负载结构以及单共栅时钟开关结构)相比，本发明采用的是“全共栅时钟开关”结构，所述结构降低了电源电压，减小了功耗。同时，利用“动态负载”结构，提高了工作频率。电路全部由场效应管构成，降低了芯片面积。本发明采用0.18微米的混合信号金属-氧化物-半导体场效应晶体管工艺进行了设计验证，结果证明了本发明可行性。

2. 发明公开

CN102394638A 一种三值绝热JKL触发器及绝热九进制异步计数器失效
公开(公告)号：CN102394638A
公开(公告)日：2012-03-28
申请号：CN201110311268.3
申请日：2011-10-14
申请人：宁波大学
发明人：汪鹏君 , 梅凤娜
IPC分类号： H03K23/60 , H03K23/62
摘要：本发明公开了一种三值绝热JKL触发器，包括三值绝热JKL基本电路和DTCTGAL缓冲器，三值绝热JKL基本电路的信号输入端与DTCTGAL缓冲器的信号输出端连接，三值绝热JKL基本电路的信号输出端与DTCTGAL缓冲器的信号输入端连接，三值绝热JKL基本电路的互补信号输出端与DTCTGAL缓冲器的互补信号输入端连接，三值绝热JKL基本电路和DTCTGAL缓冲器均接入幅值电平对应逻辑1的功率时钟信号、幅值电平对应逻辑2的第一时钟脉冲信号和幅值电平对应逻辑2的第二时钟脉冲信号，DTCTGAL缓冲器的延迟时间与三值绝热JKL基本电路的延迟时间相同，均为半个时钟周期；优点是电路具有极低的功耗，并且在具有能量恢复特性的同时，实现了绝热电路的三值输入和输出，且电路具有较高的信息密度，工作可靠性高。

3. 发明公开

CN116700675A 单环形振荡器的真随机数发生器电路结构审中-实审
公开(公告)号：CN116700675A
公开(公告)日：2023-09-05
申请号：CN202310669626.0
申请日：2023-06-07
申请人：深圳大学
发明人：赵晓锦 , 罗逸安 , 黄磊 , 张俊航 , 郝嘉诚
IPC分类号： G06F7/58 , H03K3/03 , H03K23/60
摘要：本发明公开了一种单环形振荡器的真随机数发生器电路结构，该电路结构包括环形振荡器、快速振荡电路、计数器、本征晶体管、异或门、复位信号发生电路及后处理电路。上述的电路结构中，环形振荡器的两个不同反相器级进行异或并输出产生的矩形脉冲，其宽度由时不变的固有传播延迟和时变抖动噪声引起的变化所决定，通过快速振荡电路及计数器对生成的连续脉冲的宽度进行量化，即可从上述计数器的最小显著位中表征由抖动噪声引起的延迟变化；通过改变本征晶体管栅极电压，从而调节环形振荡器的供应电压，以使环形振荡器的抖动噪声的幅度通过降低其充电/放电电流实现最大化，使真随机数发生器电路结构具有高能量效率及高吞吐率的应用效果。

4. 发明公开

CN108055034A 一种异步格雷码计数器有权
公开(公告)号：CN108055034A
公开(公告)日：2018-05-18
申请号：CN201810014268.9
申请日：2018-01-08
申请人：北京大学(天津滨海)新一代信息技术研究院
发明人：罗凌子 , 鲁文高 , 陈中建 , 张雅聪
IPC分类号： H03K23/60
摘要：本发明公开了一种异步格雷码计数器，包括顺序相连的标志信号产生电路和触发器级联电路。所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。所述D触发器包括两个串联的、受控条件相异的锁存器。触发器级联电路实现基本格雷码计数功能。利用本发明给出的电路，可以有效解决同步格雷码计数器面积大功耗高的现象，并与异步二进制计数器相比提高了电路的稳定性和可靠性。

5. 发明授权

CN115378424B 三分频电路有权
公开(公告)号：CN115378424B
公开(公告)日：2023-02-17
申请号：CN202211290241.5
申请日：2022-10-21
申请人：上海集成电路研发中心有限公司
发明人：王亚宁 , 杨海玲 , 黄耀 , 张南平 , 皮常明
IPC分类号： H03K23/60
摘要：本发明提供了一种三分频电路，包括：第一D触发器、第二D触发器、或非门电路和二分频电路；第一D触发器的第一时钟端接第一时钟信号；第二D触发器的第一时钟输入端接第二时钟信号；第一D触发器的第一输出端接或非门电路的第一输入端，并反馈至第一D触发器的第一输入端和第二D触发器的第三输入端；第二D触发器的第一输出端接或非门电路的第三输入端，并反馈至第一D触发器的第三输入端和第二D触发器的第一输入端号；或非门电路的第一输出端接二分频电路，二分频电路将或非门信号进行二分频处理；其中，第一时钟信号和第二时钟信号的相位相差180°，第一D触发器、第二D触发器、或非门电路和二分频电路均为电流模式逻辑电路。

6. 发明公开

CN115378424A 三分频电路有权
公开(公告)号：CN115378424A
公开(公告)日：2022-11-22
申请号：CN202211290241.5
申请日：2022-10-21
申请人：上海集成电路研发中心有限公司
发明人：王亚宁 , 杨海玲 , 黄耀 , 张南平 , 皮常明
IPC分类号： H03K23/60
摘要：本发明提供了一种三分频电路，包括：第一D触发器、第二D触发器、或非门电路和二分频电路；第一D触发器的第一时钟端接第一时钟信号；第二D触发器的第一时钟输入端接第二时钟信号；第一D触发器的第一输出端接或非门电路的第一输入端，并反馈至第一D触发器的第一输入端和第二D触发器的第三输入端；第二D触发器的第一输出端接或非门电路的第三输入端，并反馈至第一D触发器的第三输入端和第二D触发器的第一输入端号；或非门电路的第一输出端接二分频电路，二分频电路将或非门信号进行二分频处理；其中，第一时钟信号和第二时钟信号的相位相差180°，第一D触发器、第二D触发器、或非门电路和二分频电路均为电流模式逻辑电路。

7. 发明授权

CN108055034B 一种异步格雷码计数器有权
公开(公告)号：CN108055034B
公开(公告)日：2021-05-25
申请号：CN201810014268.9
申请日：2018-01-08
申请人：北京大学(天津滨海)新一代信息技术研究院
发明人：罗凌子 , 鲁文高 , 陈中建 , 张雅聪
IPC分类号： H03K23/60
摘要：本发明公开了一种异步格雷码计数器，包括顺序相连的标志信号产生电路和触发器级联电路。所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。所述D触发器包括两个串联的、受控条件相异的锁存器。触发器级联电路实现基本格雷码计数功能。利用本发明给出的电路，可以有效解决同步格雷码计数器面积大功耗高的现象，并与异步二进制计数器相比提高了电路的稳定性和可靠性。

8. 发明授权

CN102130678B 低电压静态分频器集成电路芯片失效
公开(公告)号：CN102130678B
公开(公告)日：2016-01-27
申请号：CN201010022736.0
申请日：2010-01-12
申请人：东南大学 , 爱斯泰克(上海)高频通讯技术有限公司
发明人：黄风义 , 唐旭升 , 姜楠
IPC分类号： H03K23/60
摘要：本发明提供了一种新的低电压静态分频器集成电路芯片，涉及集成电路领域。和已经公开发表的其它结构(如分布式负载结构以及单共栅时钟开关结构)相比，本发明采用的是“全共栅时钟开关”结构，所述结构降低了电源电压，减小了功耗。同时，利用“动态负载”结构，提高了工作频率。电路全部由场效应管构成，降低了芯片面积。本发明采用0.18微米的混合信号金属-氧化物-半导体场效应晶体管工艺进行了设计验证，结果证明了本发明可行性。

9. 发明授权

CN102394638B 一种三值绝热JKL触发器及绝热九进制异步计数器失效
公开(公告)号：CN102394638B
公开(公告)日：2014-07-16
申请号：CN201110311268.3
申请日：2011-10-14
申请人：宁波大学
发明人：汪鹏君 , 梅凤娜
IPC分类号： H03K23/60 , H03K23/62
摘要：本发明公开了一种三值绝热JKL触发器，包括三值绝热JKL基本电路和DTCTGAL缓冲器，三值绝热JKL基本电路的信号输入端与DTCTGAL缓冲器的信号输出端连接，三值绝热JKL基本电路的信号输出端与DTCTGAL缓冲器的信号输入端连接，三值绝热JKL基本电路的互补信号输出端与DTCTGAL缓冲器的互补信号输入端连接，三值绝热JKL基本电路和DTCTGAL缓冲器均接入幅值电平对应逻辑1的功率时钟信号、幅值电平对应逻辑2的第一时钟脉冲信号和幅值电平对应逻辑2的第二时钟脉冲信号，DTCTGAL缓冲器的延迟时间与三值绝热JKL基本电路的延迟时间相同，均为半个时钟周期；优点是电路具有极低的功耗，并且在具有能量恢复特性的同时，实现了绝热电路的三值输入和输出，且电路具有较高的信息密度，工作可靠性高。

10. 发明专利

DE69222798D1 未知
公开(公告)号：DE69222798D1
公开(公告)日：1997-11-27
申请号：DE69222798
申请日：1992-02-26
申请人： ADVANCED MICRO DEVICES INC
发明人： GAGLANI PRANAY
IPC分类号： H03K23/00 , H03K3/037 , H03K3/356 , H03K23/44 , H03K23/60
摘要： A counter cell includes a latch circuit, control circuit, and a pull-up circuit. The latch circuit is formed of a first clocked half-latch (32), a second clocked half-latch (34) and an inverter (INV1) for storing a binary output signal. The first clocked half-latch (32) is responsive to a first clock phase signal for transferring the binary output signal from its input to its output. The second clocked half-latch (34) is responsive to a second clock phase signal for transferring binary output signal from its input to its output. The control circuit is responsive to an input complement signal for selectively passing the first clock phase signal to the first clocked half-latch so as to permit toggling the state of the binary output signal. The pull-up circuit is responsive to the binary output signal and the input complement signal for generating an output complement signal. The logic value of the output complement signal is equal to the logic value of the input complement signal only when a binary output signal is at a high logic level. The logic value of the output complement signal is maintained at a high logic level when the binary output signal is at a low logic level. Any number of these counter cells can be arranged to form an N-bit counter circuit.

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