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1. 发明公开

CN1682314A 测试埋入式动态随机存取存储器电路的电路及方法失效
公开(公告)号：CN1682314A
公开(公告)日：2005-10-12
申请号：CN03821656.6
申请日：2003-09-11
申请人：因芬尼昂技术股份公司
发明人： T·博伊赫勒
IPC分类号： G11C29/00
CPC分类号： G11C29/48 , G11C29/14 , G11C29/72 , G11C29/814
摘要：本发明提供了用于通过具有直接存取(DA)模式逻辑的测试控制器来测试一eDRAM的电路与方法。本发明的电路与方法可利用已知的存储器测试器来进行eDRAM的测试。本发明提供一种半导体装置，其包含一包埋式动态随机存取存储器(eDRAM)以用于储存数据，所述eDRAM包含多个存储器小区，以及一侧式控制器；其所述测试控制器包含内建自身测试(BIST)逻辑电路，以及直接存取模式逻辑电路。所述测试控制器更包含一多路复用器，其用于自所述BIST逻辑电路与所述直接存取模式逻辑电路而多路传输数据、指令与地址至所述eDRAM。

2. 发明公开

CN106463180A 通过共同优化逻辑核块和存储器冗余来实现面积减小的技术有权
公开(公告)号：CN106463180A
公开(公告)日：2017-02-22
申请号：CN201480079672.4
申请日：2014-07-08
申请人：英特尔公司
发明人： S·E·布-加扎利 , A·高希 , N·戈埃尔
IPC分类号： G11C29/00 , G11C5/02
CPC分类号： G03F7/705 , G06F11/2041 , G06F17/5068 , G06F17/5081 , G11C5/025 , G11C29/702 , G11C29/814 , G11C29/816 , G11C29/88
摘要：公开了用于通过确定备用核布局来实现嵌入式存储器阵列的尺寸减小的技术。在实施例中，包括全局过程参数的输入参数与设计特性组合以计算对应于管芯的潜在冗余构造的产量值。可以对所产生的产量进行比较以确定哪个冗余构造适合于维持特定的产量。被配置有一个或多个备用核(在其中没有冗余存储器)的管芯导致等于或超过具有常规存储器冗余的管芯的产量的产量。在一些示例性情况下，从核中消除存储器冗余。另一实施例提供了具有包括冗余核的阵列的半导体结构，每个核包括存储器阵列和逻辑结构的组成，其中每个冗余核的存储器阵列中的至少一个存储器阵列在没有行冗余和列冗余的至少其中之一的情况下被实现。

3. 发明公开

CN105917413A 电阻式存储器中的位故障的实时纠正有权
公开(公告)号：CN105917413A
公开(公告)日：2016-08-31
申请号：CN201480072470.7
申请日：2014-12-12
申请人：高通股份有限公司
发明人： T·金 , S·金 , J·P·金
IPC分类号： G11C29/00
CPC分类号： G06F11/0766 , G06F11/1008 , G11C29/808 , G11C29/814 , G11C2029/0411 , H03M13/05
摘要：用于纠正电阻式存储器设备中的位故障的系统和方法包括：将存储器设备划分成第一存储器排和第二存储器排。第一单位修复(SBR)阵列被存储在第二存储器排中，其中第一SBR阵列被配置成存储第一存储器排的第一行中的第一故障位中的故障的第一指示。第一存储器排和第一SBR阵列被配置成在存储器存取操作期间被并行地存取。类似地，存储在第一存储器排中的第二SBR阵列可以存储第二存储器排中的位故障的指示，其中第二SBR阵列和第二存储器排可以被并行地存取。因而，第一和第二存储器排中的位故障可以被实时地纠正。

4. 发明公开

CN108701487A 堆叠型半导体装置及其制造方法有权
公开(公告)号：CN108701487A
公开(公告)日：2018-10-23
申请号：CN201680079361.7
申请日：2016-12-22
申请人：超极存储器股份有限公司
发明人：山田康利 , 上村浩二 , 安达隆郎
IPC分类号： G11C29/00 , G11C5/00
CPC分类号： G11C5/14 , G11C5/00 , G11C7/12 , G11C8/08 , G11C11/407 , G11C29/006 , G11C29/04 , G11C29/4401 , G11C29/781 , G11C29/785 , G11C29/814 , G11C2029/0403 , G11C2029/1202 , G11C2029/1204 , G11C2029/1208 , H01L25/065 , H01L25/07 , H01L25/18
摘要：本发明的目的在于提供一种能够实现制造成品率的提高的堆叠型半导体装置，此外，提供该堆叠型半导体装置的制造方法。本发明为由多个半导体芯片、备用半导体芯片、控制芯片堆叠而成的堆叠型半导体装置，所述备用半导体芯片用于作为所述半导体芯片的备品来使用，所述控制芯片对所述多个半导体芯片的工作状态和所述备用半导体芯片的工作状态进行控制。在这种结构中，所述半导体芯片以及所述备用半导体芯片包含非接触通信部和工作开关，所述半导体芯片以及所述备用半导体芯片能够通过所述非接触通信部与其它所述半导体芯片进行非接触式通信，所述控制芯片通过切换所述半导体芯片的所述工作开关来对所述半导体芯片的工作状态进行控制，通过切换所述备用半导体芯片的所述工作开关来对所述备用半导体芯片的工作状态进行控制。

5. 发明授权

CN100466107C 测试埋入式动态随机存取存储器电路的电路及方法失效
公开(公告)号：CN100466107C
公开(公告)日：2009-03-04
申请号：CN03821656.6
申请日：2003-09-11
申请人：因芬尼昂技术股份公司
发明人： T·博伊赫勒
IPC分类号： G11C29/00
CPC分类号： G11C29/48 , G11C29/14 , G11C29/72 , G11C29/814
摘要：本发明提供了用于通过具有直接存取(DA)模式逻辑的测试控制器来测试一eDRAM的电路与方法。本发明的电路与方法可利用已知的存储器测试器来进行eDRAM的测试。本发明提供一种半导体装置，其包含一包埋式动态随机存取存储器(eDRAM)以用于储存数据，所述eDRAM包含多个存储器小区，以及一侧式控制器；其所述测试控制器包含内建自身测试(BIST)逻辑电路，以及直接存取模式逻辑电路。所述测试控制器更包含一多路复用器，其用于自所述BIST逻辑电路与所述直接存取模式逻辑电路而多路传输数据、指令与地址至所述eDRAM。

6. 发明公开

EP3092649A1 REAL TIME CORRECTION OF BIT FAILURE IN RESISTIVE MEMORY 有权
标题翻译：在电阻式存储器实时修正位错误
公开(公告)号：EP3092649A1
公开(公告)日：2016-11-16
申请号：EP14824661.4
申请日：2014-12-12
申请人： Qualcomm Incorporated
发明人： KIM, Taehyun , KIM, Sungryul , KIM, Jung Pill
IPC分类号： G11C29/00
CPC分类号： G06F11/0766 , G06F11/1008 , G11C29/808 , G11C29/814 , G11C2029/0411 , H03M13/05
摘要： Systems and methods for correcting bit failures in a resistive memory device include dividing the memory device into a first memory bank and a second memory bank. A first single bit repair (SBR) array is stored in the second memory bank, wherein the first SBR array is configured to store a first indication of a failure in a first failed bit in a first row of the first memory bank. The first memory bank and the first SBR array are configured to be accessed in parallel during a memory access operation. Similarly, a second SBR array stored in the first memory bank can store indications of failures of bits in the second memory bank, wherein the second SBR array and the second memory bank can be accessed in parallel. Thus, bit failures in the first and second memory banks can be corrected in real time.

7. 发明申请

US20140169113A1 Enhancing Memory Yield Through Memory Subsystem Repair 审中-公开
标题翻译：通过内存子系统修复提高内存收益
公开(公告)号：US20140169113A1
公开(公告)日：2014-06-19
申请号：US13910582
申请日：2013-06-05
申请人： LSI Corporation
发明人： Ting Zhou , Ross A. Kohler , Ruggero Castagnetti , Michael G. Yee , Concetta Riccobene
IPC分类号： G11C29/00 , G11C29/04
CPC分类号： G11C29/82 , G11C29/814
摘要： A memory system and a memory repair method for the memory system are disclosed. The method includes the steps of: organizing at least one repair block to serve as a shared repair resource for the plurality of memory blocks in the tiled memory; identifying a defective memory unit among the plurality of memory blocks in the tiled memory; identifying a replacement unit in the repair block for replacement of the defective memory unit; retrieving a set of memory blocks from the plurality of memory blocks in the tiled memory in response to a data access request, wherein the set of memory blocks retrieved containing the defective memory unit; retrieving the replacement unit from the repair block in response to the data access request; and replacing the defective memory unit in the set of memory blocks with the replacement unit.
摘要翻译：公开了一种用于存储器系统的存储器系统和存储器修复方法。该方法包括以下步骤：组织至少一个修复块以用作平铺存储器中的多个存储器块的共享修复资源; 识别所述平铺存储器中的所述多个存储器块中的有缺陷的存储器单元; 识别所述修理块中的替换单元以更换所述有缺陷的存储器单元; 响应于数据访问请求从所述平铺存储器中的所述多个存储器块中检索一组存储器块，其中所述包含所述有缺陷的存储器单元的所述存储器块集合; 响应于数据访问请求从修复块检索替换单元; 并用更换单元替换该组存储器块中的有缺陷的存储器单元。

8. 发明申请

US20040049720A1 Circuit and method for testing embedded DRAM circuits through direct access mode 有权
标题翻译：通过直接访问模式测试嵌入式DRAM电路的电路和方法
公开(公告)号：US20040049720A1
公开(公告)日：2004-03-11
申请号：US10241032
申请日：2002-09-11
申请人： Infineon Technologies North America Corp.
发明人： Thomas Boehler
IPC分类号： G11C029/00
CPC分类号： G11C29/48 , G11C29/14 , G11C29/72 , G11C29/814
摘要： A circuit and method for testing an eDRAM through a test controller with direct access (DA) mode logic is provided. The circuit and method of the present invention allows the testing of eDRAMs with a conventional memory tester. The present invention provides a semiconductor device including an embedded dynamic random access memory (eDRAM) for storing data, the eDRAM including a plurality of memory cells; and a test controller for testing the plurality of memory cells to determine if the cells are defective, the test controller including built-in self-test (BIST) logic circuitry for performing tests and for interfacing to a logic tester; and direct access mode logic circuitry for interfacing the eDRAM with an external memory tester. The test controller further comprises a multiplexer for multiplexing data, commands, and addresses from the BIST logic circuitry and the direct access mode logic circuitry to the eDRAM.
摘要翻译：提供了通过具有直接访问（DA）模式逻辑的测试控制器测试eDRAM的电路和方法。本发明的电路和方法允许用常规的记忆测试仪测试eDRAM。本发明提供一种包括用于存储数据的嵌入式动态随机存取存储器（eDRAM）的半导体器件，所述eDRAM包括多个存储器单元; 以及用于测试所述多个存储器单元以确定所述单元是否有缺陷的测试控制器，所述测试控制器包括用于执行测试和用于与逻辑测试仪接口的内置自测试（BIST）逻辑电路; 以及用于将eDRAM与外部存储器测试器接口的直接访问模式逻辑电路。测试控制器还包括多路复用器，用于将数据，命令和地址从BIST逻辑电路和直接访问模式逻辑电路复用到eDRAM。

9. 发明授权

US06191983B1 Semiconductor memory 有权
标题翻译：半导体存储器
公开(公告)号：US06191983B1
公开(公告)日：2001-02-20
申请号：US09445964
申请日：1999-12-16
申请人： Goro Kitsukawa , Toshitsugu Ueda , Manabu Ishimatsu , Michihiro Mishima
发明人： Goro Kitsukawa , Toshitsugu Ueda , Manabu Ishimatsu , Michihiro Mishima
IPC分类号： G11C700
CPC分类号： G11C29/80 , G11C29/81 , G11C29/814 , H01L27/105 , H01L27/10897
摘要： There is provided a semiconductor memory which allows a redundant memory cell to be disposed at the center while maintaining the continuity of layout units of direct peripheral circuits and allows the total yield of the memory cell and the direct peripheral circuits to be improved. The inventive semiconductor memory is a 64 M-bits or 256 M-bits DRAM using a hierarchical word line structure or a multi-division bit line structure and comprises a main row decoder region, a main word driver region, a column decoder region, a peripheral circuit/bonding pad region, a memory cell array, a sense amplifier region, a sub-word driver region, intersection regions and the like formed on one semiconductor chip.
摘要翻译：提供了一种半导体存储器，其允许将冗余存储器单元布置在中心，同时保持直接外围电路的布局单元的连续性，并且允许提高存储单元和直接外围电路的总产量。本发明的半导体存储器是使用分层字线结构或多分割位线结构的64M位或256M位DRAM，并且包括主行解码器区域，主字驱动器区域，列解码器区域，外围电路/焊盘区域，存储单元阵列，读出放大器区域，子字驱动器区域，交叉区域等形成在一个半导体芯片上。

10. 发明授权

US09552244B2 Real time correction of bit failure in resistive memory 有权
标题翻译：电阻存储器中位故障的实时校正
公开(公告)号：US09552244B2
公开(公告)日：2017-01-24
申请号：US14150559
申请日：2014-01-08
申请人： QUALCOMM Incorporated
发明人： Taehyun Kim , Sungryul Kim , Jung Pill Kim
IPC分类号： G06F11/07 , H03M13/05 , G06F11/10 , G11C29/00 , G11C29/04
CPC分类号： G06F11/0766 , G06F11/1008 , G11C29/808 , G11C29/814 , G11C2029/0411 , H03M13/05
摘要： Systems and methods for correcting bit failures in a resistive memory device include dividing the memory device into a first memory bank and a second memory bank. A first single bit repair (SBR) array is stored in the second memory bank, wherein the first SBR array is configured to store a first indication of a failure in a first failed bit in a first row of the first memory bank. The first memory bank and the first SBR array are configured to be accessed in parallel during a memory access operation. Similarly, a second SBR array stored in the first memory bank can store indications of failures of bits in the second memory bank, wherein the second SBR array and the second memory bank can be accessed in parallel. Thus, bit failures in the first and second memory banks can be corrected in real time.
摘要翻译：用于校正电阻存储器件中的位故障的系统和方法包括将存储器件划分成第一存储体和第二存储体。第一单位修复（SBR）阵列存储在第二存储体中，其中第一SBR阵列被配置为在第一存储体的第一行中的第一故障位中存储故障的第一指示。第一存储器组和第一SBR阵列被配置为在存储器访问操作期间并行访问。类似地，存储在第一存储体中的第二SBR阵列可以存储位在第二存储体中的故障的指示，其中可以并行地访问第二SBR阵列和第二存储体。因此，可以实时地校正第一和第二存储体中的位故障。

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