会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 1. 发明授权
      US6115761A First-In-First-Out (FIFO) memories having dual descriptors and credit passing for efficient access in a multi-processor system environment 失效
    • First-In-First-Out (FIFO) memories having dual descriptors and credit passing for efficient access in a multi-processor system environment
    • 先进先出（FIFO）存储器具有双描述符和信用传递，以便在多处理器系统环境中有效地访问
    • US6115761A
    • 2000-09-05
    • US865737
    • 1997-05-30
    • Thomas Daniel , Anil Gupta
    • Thomas Daniel , Anil Gupta
    • G06F15/167 , G06F5/00 , G06F12/06
    • G06F15/167
    • To reduce FIFO access cycles across a system bus in a multi-processor system in which two processors communicate across a system bus through a FIFO, two separate FIFO descriptors are provided. The first descriptor is maintained by the processor located on-board with the FIFO, and the second descriptor is maintained by an off-board processor which communicates with the FIFO across the bus. When one processor performs a FIFO operation, the processor updates the other processor's descriptor via a memory access across the bus. Additionally, one module passes credits to the other to indicate that the latter has permission to perform a plurality of FIFO operations consecutively. In one embodiment a special non-valid data value is used to indicate an empty FIFO position.
    • 为了减少跨处理器系统中的系统总线的FIFO访问周期，在多处理器系统中，两个处理器通过FIFO通过系统总线进行通信，则提供两个独立的FIFO描述符。 第一描述符由位于板上的处理器由FIFO维护，第二描述符由通过总线与FIFO通信的板外处理器来维护。 当一个处理器执行FIFO操作时，处理器通过总线上的存储器访问来更新其他处理器的描述符。 此外，一个模块向另一个模块传递信用以指示后者具有连续执行多个FIFO操作的许可。 在一个实施例中，使用特殊的非有效数据值来指示空的FIFO位置。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US06615296B2 Efficient implementation of first-in-first-out memories for multi-processor systems 有权
    • Efficient implementation of first-in-first-out memories for multi-processor systems
    • 高效地实现多处理器系统的先进先出存储器
    • US06615296B2
    • 2003-09-02
    • US09881512
    • 2001-06-14
    • Thomas Daniel , Anil Gupta
    • Thomas Daniel , Anil Gupta
    • G06F1320
    • G06F15/167
    • To reduce FIFO access cycles across a system bus in a multi-processor system in which two processors communicate across a system bus through a FIFO, two separate FIFO descriptors are provided. The first descriptor is maintained by the processor located on-board with the FIFO, and the second descriptor is maintained by an off-board processor which communicates with the FIFO across the bus. When one processor performs a FIFO operation, the processor updates the other processor's descriptor via a memory access across the bus. Additionally, one module passes credits to the other to indicate that the latter has permission to perform a plurality of FIFO operations consecutively. In one embodiment a special non-valid data value is used to indicate an empty FIFO position.
    • 为了减少跨处理器系统中的系统总线的FIFO访问周期，在多处理器系统中，两个处理器通过FIFO通过系统总线进行通信，则提供两个独立的FIFO描述符。 第一描述符由位于板上的处理器由FIFO维护，第二描述符由通过总线与FIFO通信的板外处理器来维护。 当一个处理器执行FIFO操作时，处理器通过总线上的存储器访问来更新其他处理器的描述符。 此外，一个模块向另一个模块传递信用以指示后者具有连续执行多个FIFO操作的许可。 在一个实施例中，使用特殊的非有效数据值来指示空的FIFO位置。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US5987258A Register reservation method for fast context switching in microprocessors 失效
    • Register reservation method for fast context switching in microprocessors
    • 微处理器快速上下文切换的注册预约方法
    • US5987258A
    • 1999-11-16
    • US883137
    • 1997-06-27
    • Thomas Daniel , Anil Gupta
    • Thomas Daniel , Anil Gupta
    • G06F9/46 , G06F9/45
    • G06F9/462
    • Microprocessor main programs and their interrupt handling routines are written in a high level programming language such as C. Each is compiled separately, and each is compiled invoking a compiler option which commands the compiler to not use a given set of registers in the compiled code. Post-processing is then performed on the compiled interrupt code to replace accesses to a first set of registers with accesses to the given set of registers. The result is that while both the main program and the interrupt handler were written in C, the compiled code for each employs different registers. This allows context switching from the main program to the interrupt handler and back again with almost none of the overhead traditionally associated with context switching register save and restore operations during exception handling.
    • 微处理器主程序及其中断处理例程以高级编程语言（如C）编写。每个编译单独编译，每个编译调用编译器选项，命令编译器在编译代码中不使用给定的一组寄存器。 然后对编译的中断代码进行后处理，以通过访问给定的寄存器组来替换对第一组寄存器的访问。 结果是当主程序和中断处理程序都用C编写时，每个编译代码使用不同的寄存器。 这允许从主程序到中断处理程序的上下文切换，并且在异常处理期间几乎没有传统上与上下文切换寄存器保存和恢复操作相关联的开销。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US06493773B1 Data validity measure for efficient implementation of first-in-first-out memories for multi-processor systems 有权
    • Data validity measure for efficient implementation of first-in-first-out memories for multi-processor systems
    • 有效实施多处理器系统先进先出存储器的数据有效性测量
    • US06493773B1
    • 2002-12-10
    • US09713998
    • 2000-11-15
    • Thomas Daniel , Anil Gupta
    • Thomas Daniel , Anil Gupta
    • G06F1314
    • G06F15/167
    • To reduce FIFO access cycles across a system bus in a multi-processor system in which two processors communicate across a system bus through a FIFO, two separate FIFO descriptors are provided. The first descriptor is maintained by the processor located on-board with the FIFO, and the second descriptor is maintained by an off-board processor which communicates with the FIFO across the bus. When one processor performs a FIFO operation, the processor updates the other processor's descriptor via a memory access across the bus. Additionally, one module passes credits to the other to indicate that the latter has permission to perform a plurality of FIFO operations consecutively. In one embodiment a special non-valid data value is used to indicate an empty FIFO position.
    • 为了减少跨处理器系统中的系统总线的FIFO访问周期，在多处理器系统中，两个处理器通过FIFO通过系统总线进行通信，则提供两个独立的FIFO描述符。 第一描述符由位于板上的处理器由FIFO维护，第二描述符由通过总线与FIFO通信的板外处理器来维护。 当一个处理器执行FIFO操作时，处理器通过总线上的存储器访问来更新其他处理器的描述符。 此外，一个模块向另一个模块传递信用以指示后者具有连续执行多个FIFO操作的许可。 在一个实施例中，使用特殊的非有效数据值来指示空的FIFO位置。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US08815770B2 Color-stable superabsorber 有权
    • Color-stable superabsorber
    • 色稳超吸收器
    • US08815770B2
    • 2014-08-26
    • US13395051
    • 2010-09-14
    • Mark Elliott , Thomas Daniel , Norbert Herfert
    • Mark Elliott , Thomas Daniel , Norbert Herfert
    • B01J20/26 , C08K5/098 , C08K5/00
    • C08K5/098 , A61L2400/10 , C08K5/0025 , C08K5/005 , C08L33/02
    • A superabsorbent produced by polymerizing a monomer mixture which comprises at least one ethylenically unsaturated monomer bearing at least one acid group, at least 0.1% by weight and at most 20% by weight, based on the total amount of ethylenically unsaturated monomers bearing at least one acid group (calculated as the free acid), of at least one alkaline earth metal salt (calculated without water of crystallization) selected from the salts of calcium, strontium or barium having been added before or during the polymerization and/or, if the polymerization is followed by a separate drying step, to the polymer before the drying, exhibits improved stability to discoloration in the course of storage under elevated temperatures and/or elevated air humidity.
    • 通过聚合单体混合物而制备的超吸收剂，其包含至少一种具有至少一个酸基团的烯键式不饱和单体，至少0.1重量％至多20重量％，基于具有至少一个 酸性基团（以游离酸计算）至少一种选自在聚合之前或聚合过程中加入的钙，锶或钡盐的碱土金属盐（不结晶水计算）和/或如果聚合 然后在干燥之前对聚合物进行单独的干燥步骤，在高温和/或高空气湿度下储存过程中显示改善的变色稳定性。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号