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    • 1. 发明授权
      US5629637A Method of time multiplexing a programmable logic device 失效
    • Method of time multiplexing a programmable logic device
    • 时间复用可编程逻辑器件的方法
    • US5629637A
    • 1997-05-13
    • US517017
    • 1995-08-18
    • Stephen M. Trimberger , Richard A. Carberry , Robert A. Johnson , Jennifer Wong
    • Stephen M. Trimberger , Richard A. Carberry , Robert A. Johnson , Jennifer Wong
    • H03K19/177
    • H03K19/17752 , H03K19/17704 , H03K19/17756
    • A method of time multiplexing a programmable logic device (PLD) includes inputting a design for the PLD and dividing an evaluation of the logic of the design into a plurality of micro cycles. The method further includes identifying the logic not within a critical path of the design and rescheduling the identified logic for evaluation in other micro cycles. Alternatively, if the PLD includes a plurality of combinational logic elements, the method further includes scheduling a combinational logic element in a micro cycle no earlier than all the combinational logic elements that generate the input signals to said combinational logic element. Further alternatively, if the PLD includes a plurality of combinational logic elements and a plurality of sequential logic elements, the method further includes scheduling a sequential logic element in a micro cycle no earlier than all the combinational logic elements that generate input signals to the sequential logic element and scheduling each sequential logic element in a micro cycle no earlier than all the combinational logic elements or the sequential logic elements that the sequential logic element drives. If the PLD includes a plurality of combinational logic elements, a plurality of sequential logic elements, and a storage device, the method further includes mapping at least one of the sequential logic elements in the design into the storage device and scheduling the plurality of combinational logic elements and the remaining sequential logic elements.
    • 一种时间复用可编程逻辑器件（PLD）的方法包括输入PLD的设计并将设计逻辑的评估分成多个微循环。 该方法还包括识别不在设计的关键路径内的逻辑，并重新安排所识别的逻辑以在其它微循环中进行评估。 或者，如果PLD包括多个组合逻辑元件，则该方法还包括在不早于生成到所述组合逻辑元件的输入信号的所有组合逻辑元件的微循环中调度组合逻辑元件。 此外，如果PLD包括多个组合逻辑元件和多个顺序逻辑元件，则该方法还包括在不早于生成到顺序逻辑的输入信号的所有组合逻辑元件的微循环中调度顺序逻辑元件 元素，并且在不超过所有组合逻辑元件或顺序逻辑元件驱动的顺序逻辑元件的微循环中调度每个顺序逻辑元件。 如果PLD包括多个组合逻辑元件，多个顺序逻辑元件和存储装置，则该方法还包括将设计中的顺序逻辑元件中的至少一个映射到存储装置中并调度多个组合逻辑 元素和剩余的顺序逻辑元素。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US5600263A Configuration modes for a time multiplexed programmable logic device 失效
    • Configuration modes for a time multiplexed programmable logic device
    • 时间复用可编程逻辑器件的配置模式
    • US5600263A
    • 1997-02-04
    • US517018
    • 1995-08-18
    • Stephen M. Trimberger , Richard A. Carberry , Robert A. Johnson , Jennifer Wong
    • Stephen M. Trimberger , Richard A. Carberry , Robert A. Johnson , Jennifer Wong
    • G06F15/78 , G06F17/50 , H03K19/173 , H03K19/177
    • H03K19/1737 , G06F15/7867 , G06F17/5054
    • A PLD is operable in a variety of modes. In a first mode, the timeshare mode, the PLD remains at a single configuration for a plurality of user clock cycles. In a second mode, the logic engine mode, the PLD sequences through multiple configurations for each user cycle. In this mode, the period of time during which a configuration is active is called a micro cycle. In a third mode, the static mode, multiple configurations are programmed identically, so that the PLD performs the same function regardless of the configuration. Finally, the PLD is also operable in a combination mode, wherein part of the chip operates in one mode, for example, the static mode, and another part of the chip operates in the logic engine mode or the timeshare mode. In an alternative or co-existing embodiment, the PLD operates in one configuration mode during at least one user cycle and in another configuration mode during at least another user cycle.
    • PLD可以以各种模式操作。 在第一模式中，分时共享模式，对于多个用户时钟周期，PLD保持在单个配置。 在第二种模式下，逻辑引擎模式，PLD序列通过多个配置为每个用户周期。 在该模式中，配置有效的时间段称为微循环。 在第三种模式下，静态模式，多个配置被编程相同，以便PLD执行相同的功能，无论配置如何。 最后，PLD还可以以组合模式工作，其中芯片的一部分以一种模式工作，例如静态模式，芯片的另一部分以逻辑引擎模式或分时模式运行。 在备选或共存的实施例中，PLD在至少一个用户周期期间以及在至少另一个用户周期的另一配置模式下以一种配置模式运行。
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    • 3. 发明授权
      US5583450A Sequencer for a time multiplexed programmable logic device 失效
    • Sequencer for a time multiplexed programmable logic device
    • 时序复用可编程逻辑器件的序列发生器
    • US5583450A
    • 1996-12-10
    • US517020
    • 1995-08-18
    • Stephen M. Trimberger , Richard A. Carberry , Robert A. Johnson , Jennifer Wong
    • Stephen M. Trimberger , Richard A. Carberry , Robert A. Johnson , Jennifer Wong
    • H03K19/177
    • H03K19/17752 , H03K19/17704
    • A programmable logic device (PLD) includes at least one configurable element, a plurality of programmable logic elements for configuring the configurable element(s), and a sequencer coupled to the plurality of programmable logic elements. Each programmable logic element typically includes a plurality of memory cells, wherein the sequencer accesses one of the plurality of memory cells during one step in a sequence of steps, each step initiated by one or more trigger signals. If the sequencer receives a plurality of trigger signals simultaneously, then the sequencer prioritizes these signals. Generally, each step provides one configuration of the PLD. In one embodiment, the sequence of steps includes less than all configurations of the PLD. In another embodiment, one trigger signal initiates a plurality of sequences of configurations.
    • 可编程逻辑器件（PLD）包括至少一个可配置元件，用于配置可配置元件的多个可编程逻辑元件，以及耦合到多个可编程逻辑元件的定序器。 每个可编程逻辑元件通常包括多个存储器单元，其中定序器在一个步骤中的一个步骤中访问多个存储器单元之一，每个步骤由一个或多个触发信号启动。 如果定序器同时接收多个触发信号，则定序器对这些信号进行优先级排序。 通常，每个步骤提供PLD的一个配置。 在一个实施例中，步骤序列包括少于PLD的所有配置。 在另一个实施例中，一个触发信号启动多个配置序列。
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