专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

US20080022175A1 Program memory having flexible data storage capabilities 审中-公开
标题翻译：具有灵活数据存储功能的程序存储器
公开(公告)号：US20080022175A1
公开(公告)日：2008-01-24
申请号：US11478393
申请日：2006-06-29
申请人： Sanjeev Jain , Mark B. Rosenbluth , Gilbert M. Wolrich , Jose S. Niell
发明人： Sanjeev Jain , Mark B. Rosenbluth , Gilbert M. Wolrich , Jose S. Niell
IPC分类号： G01R31/28
CPC分类号： G06F9/3802 , G06F9/30043 , G06F9/342 , G06F9/3824 , G06F9/3851
摘要： A method according to one embodiment may include performing one or more fetch operations to retrieve one or more instructions from a program memory; scheduling a write instruction to write data from at least one data register into the program memory; and stealing one or more cycles from one or more of the fetch operations to write the data in the at least one data register into the program memory. Of course, many alternatives, variations, and modifications are possible without departing from this embodiment.
摘要翻译：根据一个实施例的方法可以包括执行一个或多个提取操作以从程序存储器检索一个或多个指令; 调度写指令以将数据从至少一个数据寄存器写入程序存储器; 以及从一个或多个获取操作中窃取一个或多个周期，以将所述至少一个数据寄存器中的数据写入程序存储器。当然，在不偏离本实施例的情况下，可以进行许多替代，变化和修改。

2. 发明授权

US07555630B2 Method and apparatus to provide efficient communication between multi-threaded processing elements in a processor unit 失效
标题翻译：用于在处理器单元中的多线程处理元件之间提供有效通信的方法和装置
公开(公告)号：US07555630B2
公开(公告)日：2009-06-30
申请号：US11018579
申请日：2004-12-21
申请人： Sanjeev Jain , Gilbert M. Wolrich , Mark B. Rosenbluth
发明人： Sanjeev Jain , Gilbert M. Wolrich , Mark B. Rosenbluth
IPC分类号： G06F15/00 , G06F15/76
CPC分类号： G06F13/4252
摘要： A context forwarding bus efficiently communicates control and data between processing elements in a processor unit having a plurality of processing elements. Control and data information is transferred over a first bus from processing element to processing element.
摘要翻译：上下文转发总线在具有多个处理元件的处理器单元中有效地传送处理元件之间的控制和数据。控制和数据信息通过第一总线从处理元件传送到处理元件。

3. 发明授权

US07277990B2 Method and apparatus providing efficient queue descriptor memory access 有权
标题翻译：提供有效的队列描述符存储器访问的方法和装置
公开(公告)号：US07277990B2
公开(公告)日：2007-10-02
申请号：US10955969
申请日：2004-09-30
申请人： Sanjeev Jain , Gilbert M. Wolrich
发明人： Sanjeev Jain , Gilbert M. Wolrich
IPC分类号： G06F12/00
CPC分类号： G06F12/121
摘要： A system having queue control structures includes a conflict avoidance mechanism to prevent memory bank conflicts for queue descriptor access. In one embodiment, a queue descriptor bank table contains information including in which memory bank each queue descriptor is stored.
摘要翻译：具有队列控制结构的系统包括冲突避免机制，以防止存储器组冲突用于队列描述符访问。在一个实施例中，队列描述符库表包含包含存储每个队列描述符的存储体的信息。

4. 发明授权

US07240164B2 Folding for a multi-threaded network processor 有权
标题翻译：折叠为多线程网络处理器
公开(公告)号：US07240164B2
公开(公告)日：2007-07-03
申请号：US10642061
申请日：2003-08-14
申请人： Donald F. Hooper , Hugh Wilkinson , Mark Rosenbluth , Debra Bernstein , Michael F. Fallon , Sanjeev Jain , Myles J. Wilde , Gilbert M. Wolrich
发明人： Donald F. Hooper , Hugh Wilkinson , Mark Rosenbluth , Debra Bernstein , Michael F. Fallon , Sanjeev Jain , Myles J. Wilde , Gilbert M. Wolrich
IPC分类号： G06F12/00 , G06F13/00
CPC分类号： G06F12/0842 , G06F12/0804
摘要： A mechanism to process units of data associated with a dependent data stream using different threads of execution and a common data structure in memory. Accessing the common data structure in memory for the processing uses a single read operation and a single write operation. The folding of multiple read-modify-write memory operations in such a manner for multiple multi-threaded stages of processing includes controlling a first stage, which operates on the same data unit as a second stage to pass context state information to the second stage for coherency.
摘要翻译：使用不同的执行线程和存储器中的公共数据结构来处理与依赖数据流相关联的数据单元的机制。访问存储器中用于处理的公共数据结构使用单个读取操作和单个写入操作。以多个多线程处理阶段的方式折叠多个读 - 修改 - 写存储器操作包括控制第一级，其在与第二级相同的数据单元上操作以将上下文状态信息传递到第二级，用于一致性

5. 发明授权

US07467256B2 Processor having content addressable memory for block-based queue structures 有权
标题翻译：具有内容可寻址存储器的处理器，用于基于块的队列结构
公开(公告)号：US07467256B2
公开(公告)日：2008-12-16
申请号：US11027601
申请日：2004-12-28
申请人： Sanjeev Jain , Gilbert M. Wolrich , Debra Bernstein
发明人： Sanjeev Jain , Gilbert M. Wolrich , Debra Bernstein
IPC分类号： G06F12/00
CPC分类号： H04L49/901 , H04L45/7453 , H04L49/90
摘要： Queuing command information is stored in a content addressable memory (CAM) where a queuing command for a first queue is received, the CAM is examined to determine if commands for the first queue are present, and if commands for the first queue were found to be present, information is stored in a linked list for the received command in multiple CAM entries.
摘要翻译：排队命令信息存储在内容可寻址存储器（CAM）中，其中接收到用于第一队列的排队命令，检查CAM以确定是否存在用于第一队列的命令，并且如果发现第一队列的命令是在多个CAM条目中，信息被存储在所接收的命令的链表中。

6. 发明授权

US07441245B2 Phasing for a multi-threaded network processor 有权
标题翻译：分阶段的多线程网络处理器
公开(公告)号：US07441245B2
公开(公告)日：2008-10-21
申请号：US10642053
申请日：2003-08-14
申请人： Donald F. Hooper , Mark Rosenbluth , Debra Bernstein , Michael F. Fallon , Sanjeev Jain , Gilbert M. Wolrich
发明人： Donald F. Hooper , Mark Rosenbluth , Debra Bernstein , Michael F. Fallon , Sanjeev Jain , Gilbert M. Wolrich
IPC分类号： G06F9/46 , G06F9/30 , G06F9/00
CPC分类号： G06F9/5038 , G06F2209/5018 , H04L69/12
摘要： A method of and apparatus for associating units of data with threads of a multi-threaded processor for processing, and enabling each thread to perform processing for at least two of the data units during a thread execution period. The thread execution period is divided among phases, and each of the data units processed by a thread is processed by a different one of the phases.
摘要翻译：一种用于将数据单元与多线程处理器的线程相关联以用于处理的方法和装置，并且使得每个线程能够在线程执行周期期间对至少两个数据单元执行处理。线程执行周期在各个阶段之间分割，线程处理的每个数据单元都由不同的相位进行处理。

7. 发明授权

US07418543B2 Processor having content addressable memory with command ordering 有权
标题翻译：具有内容可寻址存储器的处理器，具有命令排序
公开(公告)号：US07418543B2
公开(公告)日：2008-08-26
申请号：US11018591
申请日：2004-12-21
申请人： Sanjeev Jain , Gilbert M. Wolrich , Debra Bernstein
发明人： Sanjeev Jain , Gilbert M. Wolrich , Debra Bernstein
IPC分类号： G06F12/00
CPC分类号： G11C15/00
摘要： A content addressable memory (CAM) includes a linked list structure for a pending queue to order memory commands for maximizing memory channel bandwidth by minimizing read/write stalls due to read-modify-write commands.
摘要翻译：内容可寻址存储器（CAM）包括用于等待队列的链接列表结构，以通过最小化由于读取 - 修改 - 写入命令引起的读取/写入停顿来排序存储器命令以最大化存储器通道带宽。

8. 发明授权

US07460544B2 Flexible mesh structure for hierarchical scheduling 有权
标题翻译：灵活的网格结构，用于分层调度
公开(公告)号：US07460544B2
公开(公告)日：2008-12-02
申请号：US11024957
申请日：2004-12-29
申请人： Sanjeev Jain , Gilbert M. Wolrich
发明人： Sanjeev Jain , Gilbert M. Wolrich
IPC分类号： H04L12/28
CPC分类号： H04L47/24 , H04L47/50
摘要： Systems and methods employing a flexible mesh structure for hierarchical scheduling are disclosed. The method generally includes reading a packet grouping configured in a two dimensional mesh structure of N columns, each containing M packets, selecting and promoting a column best packet from each column to a final row containing N packets, reading, selecting and promoting a final best packet from the final row to a next level in the hierarchy. Each time a final best packet is selected and promoted, the mesh structure can be refreshed by replacing the packet corresponding to the final best packet, and reading, selecting and promoting a column best packet from the column containing the replacement packet to the final row. As only the column containing the replacement packet and the final row are read and compared for each refresh, the mesh structure results in reduced read and compare cycles for schedule determination.
摘要翻译：公开了采用柔性网格结构进行分层调度的系统和方法。该方法通常包括读取以N列的二维网格结构配置的分组分组，每个分组包含M个分组，从每列选择并提升列最佳分组到包含N个分组的最后一行，读取，选择和促进最终最佳分组从最后一行到层次结构中的下一个级别。每次选择和提升最终最佳分组时，可以通过替换与最终最佳分组相对应的分组来刷新网格结构，并从包含替换分组的列到最后一行读取，选择和促进列最佳分组。由于只有包含替换数据包和最后一行的列被读取并进行比较才能进行每次刷新，所以网格结构导致读取和比较周期减少以用于计划确定。

9. 发明授权

US07325099B2 Method and apparatus to enable DRAM to support low-latency access via vertical caching 失效
标题翻译：使DRAM能够通过垂直高速缓存支持低延迟访问的方法和装置
公开(公告)号：US07325099B2
公开(公告)日：2008-01-29
申请号：US10974122
申请日：2004-10-27
申请人： Sanjeev Jain , Mark B. Rosenbluth , Matthew Adiletta , Gilbert Wolrich
发明人： Sanjeev Jain , Mark B. Rosenbluth , Matthew Adiletta , Gilbert Wolrich
IPC分类号： G06F12/00
CPC分类号： H04L12/2854 , G06F12/0862 , G06F12/0875
摘要： Method and apparatus to enable slower memory, such as dynamic random access memory (DRAM)-based memory, to support low-latency access using vertical caching. Related function metadata used for packet-processing functions, including metering and flow statistics, is stored in an external DRAM-based store. In one embodiment, the DRAM comprises double data-rate (DDR) DRAM. A network processor architecture is disclosed including a DDR assist with data cache coupled to a DRAM controller. The architecture further includes multiple compute engines used to execute various packet-processing functions. One such function is a DDR assist function that is used to pre-fetch a set of function metadata for a current packet and store the function metadata in the data cache. Subsequently, one or more packet-processing functions may operate on the function metadata by accessing it from the cache. After the functions are completed, the function metadata are written back to the DRAM-based store. The scheme provides similar performance to SRAM-based schemes, but uses much cheaper DRAM-type memory.
摘要翻译：实现较慢存储器的方法和装置，例如基于动态随机存取存储器（DRAM）的存储器，以支持使用垂直缓存的低延迟访问。用于包处理功能（包括计量和流量统计）的相关功能元数据存储在外部基于DRAM的存储中。在一个实施例中，DRAM包括双数据速率（DDR）DRAM。公开了一种网络处理器架构，其包括与DRAM控制器耦合的数据高速缓存的DDR辅助。该架构还包括用于执行各种分组处理功能的多个计算引擎。一个这样的功能是DDR辅助功能，其用于预取当前分组的一组功能元数据并将功能元数据存储在数据高速缓存中。随后，一个或多个分组处理功能可以通过从高速缓存访问功能元数据来操作。功能完成后，将功能元数据写回到基于DRAM的商店。该方案提供与基于SRAM的方案类似的性能，但使用更便宜的DRAM型存储器。

10. 发明授权

US07554908B2 Techniques to manage flow control 有权
标题翻译：管理流量控制的技术
公开(公告)号：US07554908B2
公开(公告)日：2009-06-30
申请号：US11009861
申请日：2004-12-10
申请人： Sanjeev Jain , Mark B. Rosenbluth , Gilbert Wolrich , Hugh M. Wilkinson
发明人： Sanjeev Jain , Mark B. Rosenbluth , Gilbert Wolrich , Hugh M. Wilkinson
IPC分类号： G06F11/00 , H04J3/14 , H04L12/26
CPC分类号： H04L47/10 , H04L49/15 , H04L49/254 , H04L49/30 , H04L2012/5678
摘要： Method and apparatus to manage flow control for a network device are described.
摘要翻译：描述了一种用于管理网络设备的流量控制的方法和装置。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式