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1. 发明公开

KR20200142173A 반도체 소자 및 반도체 소자의 동작 방법 审中-公开
公开(公告)号：KR20200142173A
公开(公告)日：2020-12-22
申请号：KR20190069038
申请日：2019-06-12
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： LEE KYUNG HWAN , KIM YONG SEOK , KIM TAE HUN , PARK SEOK HAN , YAMADA SATORU , HONG JAE HO
IPC分类号： H01L27/11556 , H01L27/11524 , H01L27/1157 , H01L27/11582 , H01L29/66 , H01L29/788 , H01L45/00
摘要： 수직형반도체소자는, 기판상에형성되고, 상기기판상면에수직한제1 방향으로각각연장된채널이구비된다. 상기채널내측벽과접하는제1 데이터저장구조물이구비된다. 상기채널의외측벽상에적층되는제2 데이터저장구조물이구비된다. 상기제2 데이터저장구조물표면상에, 상기제1 방향으로서로이격되면서적층되고, 상기기판상면에평행한제2 방향으로연장되는게이트패턴들을포함한다. 상기수직형반도체소자는데이터저장용량이증가될수 있다.

2. 发明公开

KR20180018959A 반도체 소자 审中-公开
标题翻译：半导体器件
公开(公告)号：KR20180018959A
公开(公告)日：2018-02-22
申请号：KR20160103037
申请日：2016-08-12
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： CHO MIN HEE , AHN WOO SONG , CHOI MIN SU , YAMADA SATORU , KIM JUN SOO , LEE SUNG SAM
IPC分类号： H01L29/423 , H01L21/768 , H01L29/49 , H01L29/78
CPC分类号： H01L27/10823 , H01L27/10814 , H01L27/10876 , H01L28/90
摘要： 본발명의실시예에따른반도체소자는기판상의활성영역, 상기활성영역을한정하는소자분리막, 상기활성영역을가로지르며상기소자분리막내로연장되고, 상기활성영역내의제1 부분과상기소자분리막내의제2 부분을포함하는게이트트렌치, 상기게이트트렌치의상기제1 부분에매립된제1 게이트및 상기게이트트렌치의상기제2 부분을매립된제2 게이트를포함하는게이트전극, 상기제1 게이트상에배치되며상기게이트트렌치의상기제1 부분을채우는제1 게이트캐핑패턴, 및상기제2 게이트상에배치되며상기게이트트렌치의상기제2 부분을채우는제2 게이트캐핑패턴을포함할수 있다. 상기제1 게이트의상부면은상기제2 게이트의상부면보다더 높고, 상기제1 게이트캐핑패턴과상기제2 게이트캐핑패턴은서로다른구조를가질수 있다.
摘要翻译：本发明公开了一种半导体器件，包括：衬底上的有源区;衬底上的器件隔离膜，用于限定有源区;栅极沟槽，包括有源区中的第一部分和器件隔离膜中的第二部分;栅电极，嵌入在所述栅极沟槽的所述第一部分中的第一栅极以及嵌入在所述栅极沟槽的所述第二部分中的第二栅极;在所述第一栅极上且填充所述栅极沟槽的所述第一部分的第一栅极加盖图案;以及第二栅极加盖图案在第二栅极上并填充栅极沟槽的第二部分，第一栅极的上表面高于第二栅极的上表面，并且第一栅极加盖图案和第二栅极加盖图案具有不同的结构。

3. 发明专利

DE102013102719A1 Halbleiterspeichervorrichtung 未知
公开(公告)号：DE102013102719A1
公开(公告)日：2013-10-02
申请号：DE102013102719
申请日：2013-03-18
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： JEON NAMHO , KIM JUN SU , YAMADA SATORU , LEE JAEHOON , HAN SEUNGUK , LEE JIN-SEONG , KIM JIYOUNG
IPC分类号： H01L27/105
摘要： Halbleiterspeichervorrichtungen können einen Schreibe-Transistor mit einem ersten Schreibe-Gate, welches einen ersten Source/Drain-Anschluss steuert, und einem zweiten Schreibe-Gate, welches einen Kanalbereich steuert, und einen Lese-Transistor mit einem Speicherknoten-Gate, welches mit dem ersten Source/Drain-Anschluss des Schreibe-Transistors verbunden ist, enthalten. Das erste Schreibe-Gate kann eine erste Arbeitsfunktion besitzen und das zweite Schreibe-Gate kann eine zweite Arbeitsfunktion besitzen, welche sich von der ersten Arbeitsfunktion unterscheidet. Der erste Source/Drain-Anschluss des Schreibe-Transistors kann keinen PN-Übergang besitzen.

4. 发明专利

DE102018110956B4 Halbleiterspeichervorrichtungen 未知
公开(公告)号：DE102018110956B4
公开(公告)日：2021-10-07
申请号：DE102018110956
申请日：2018-05-08
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： KIM HUI-JUNG , CHO MIN HEE , KIM BONG-SOO , KIM JUNSOO , YAMADA SATORU , LEE WONSOK , HWANG YOOSANG
IPC分类号： H01L27/105 , G11C11/00 , H01L27/108 , H01L27/22 , H01L27/24
摘要： Halbleiterspeichervorrichtung mit:einem Substrat (100);einer Vorrichtungstrennungsschicht (110), die aktive Regionen (AR) des Substrats (100) definiert; undeiner Gate-Leitungs-Struktur, die eine Gate-isolierende Schicht (120) und eine Gate-Elektrode (GE, GE1, GE2) aufweist, die in einem Graben (TR) des Substrats (100) vergraben sind, um die aktiven Regionen (AR) zu kreuzen,wobei der Graben (TR) erste Grabenabschnitte (T1") an der Vorrichtungstrennungsschicht (110) und zweite Grabenabschnitte (T2") in den aktiven Regionen (AR) aufweist, undwobei in den zweiten Grabenabschnitten (T2") die Gate-isolierende Schicht (120) eine Oberfläche der Gate-Elektrode (GE2) bedeckt und kontaktiert.

5. 发明专利

DE102018110956A1 Halbleiterspeichervorrichtungen 未知
公开(公告)号：DE102018110956A1
公开(公告)日：2019-02-14
申请号：DE102018110956
申请日：2018-05-08
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： KIM HUI-JUNG , CHO MIN HEE , KIM BONG-SOO , KIM JUNSOO , YAMADA SATORU , LEE WONSOK , HWANG YOOSANG
IPC分类号： H01L27/105 , G11C11/00 , H01L27/108 , H01L27/22 , H01L27/24
摘要： Es werden Halbleiterspeichervorrichtungen geschaffen. Eine Halbleiterspeichervorrichtung weist eine Trennungsschicht (110) in einem ersten Graben (T1") und einen ersten Gate-Elektrodenabschnitt (GE1) an der Trennungsschicht (110) auf. Die Halbleiterspeichervorrichtung weist einen zweiten Gate-Elektrodenabschnitt (GE2) in einem zweiten Graben (T2") auf. Bei einigen Ausführungsbeispielen ist der zweite Gate-Elektrodenabschnitt (GE2) in einer Richtung breiter als der erste Gate-Elektrodenabschnitt (GE1). Bei einigen Ausführungsbeispielen ist außerdem in der Richtung eine obere Region des zweiten Grabens (T2") von dem ersten Graben (T1") mit einem größeren Abstand als eine untere Region des zweiten Grabens (T2") beabstandet. Verwandte Verfahren zum Bilden von Halbleiterspeichervorrichtungen werden ebenfalls geschaffen.

6. 发明专利

DE102013102719B4 Halbleiterspeichervorrichtungen 未知
公开(公告)号：DE102013102719B4
公开(公告)日：2022-06-09
申请号：DE102013102719
申请日：2013-03-18
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： JEON NAMHO , KIM JUN SU , YAMADA SATORU , LEE JAEHOON , HAN SEUNGUK , LEE JIN-SEONG , KIM JIYOUNG
IPC分类号： H01L27/105 , H01L27/11517
摘要： Halbleiterspeichervorrichtung, aufweisend:einen Schreibe-Transistor (WTr) mit einem ersten Schreibe-Gate (WGl), welches einen ersten Source/Drain-Anschluss steuert, und einem zweiten Schreibe-Gate (WG2), welches einen Kanalbereich steuert; undeinen Lese-Transistor (RTr) mit einem Speicherknoten-Gate (MNG), welches mit dem ersten Source/Drain-Anschluss des Schreibe-Transistors (WTr) verbunden ist,wobei das erste Schreibe-Gate (WG1) eine erste Austrittsarbeit besitzt und das zweite Schreibe-Gate (WG2) eine zweite Austrittsarbeit besitzt, welche sich von der ersten Austrittsarbeit unterscheidet; undwobei der erste Source/Drain-Anschluss des Schreibe-Transistors (WTr) keinen PN-Übergang besitzt.

7. 发明专利

DE102020122716A1 Resistive Speichervorrichtung, die eine Bitleitungsspannung steuert 未知
公开(公告)号：DE102020122716A1
公开(公告)日：2021-05-20
申请号：DE102020122716
申请日：2020-08-31
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： LEE KYUNGHWAN , KIM YONGSEOK , LEE CHEONAN , YAMADA SATORU , LIM JUNHEE
IPC分类号： G11C13/00
摘要： Eine resistive Speichervorrichtung (100, 100c, 100d, 100e, 1230, 1240, 1250) weist ein Speicherzell-Array (110, 110a, 110b, 110c), eine Steuerlogik (170), einen Spannungserzeuger (130) und eine Ausleseschaltung (160) auf. Das Speicherzell-Array (110, 110a, 110b, 110c) weist Speicherzellen (MC) auf, welche mit Bitleitungen (BL) verbunden sind. Jede Speicherzelle (MC) weist ein variables Widerstandselement (VR) auf, um Daten zu speichern. Die Steuerlogik (170) empfängt einen Lesebefehl und erzeugt ein Spannungssteuersignal (CTRL_vol) zum Erzeugen einer Mehrzahl von Lesespannungen basierend auf dem Lesebefehl. Der Spannungserzeuger (130) legt nacheinander folgend die Lesespannungen an die Bitleitungen (BL) basierend auf dem Spannungssteuersignal (CTRL vol) an. Die Ausleseschaltung (160) ist mit den Bitleitungen (BL) verbunden. Die Steuerlogik (170) bestimmt Werte von Daten, welche in den Speicherzellen (MC) gespeichert sind, durch ein Steuern der Ausleseschaltung (160), um nacheinander folgend Werte von Strömen, welche nacheinander folgend von den Speicherzellen (MC) in Antwort auf die Mehrzahl von Lesespannungen ausgegeben werden, mit einem Referenzstrom (Ith) zu vergleichen.

8. 发明专利

DE102018120840A1 Halbleiterspeichervorrichtungen 未知
公开(公告)号：DE102018120840A1
公开(公告)日：2019-05-29
申请号：DE102018120840
申请日：2018-08-27
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： LEE KISEOK , KIM JUNSOO , KIM HUI-JUNG , KIM BONG-SOO , YAMADA SATORU , LEE KYUPIL , HAN SUNGHEE , HONG HYEONGSUN , HWANG YOOSANG
IPC分类号： H01L27/108
摘要： Eine Halbleiterspeichervorrichtung weist eine Stapelstruktur (SS) auf, welche eine Mehrzahl von Schichten (L1 - L4) aufweist, welche vertikal auf einem Substrat (100) gestapelt sind. Jede der Mehrzahl von Schichten (L1 - L4) weist eine erste dielektrische Schicht (ILD1), eine Halbleiterschicht (SL) und eine zweite dielektrische Schicht (ILD2) auf, welche aufeinanderfolgend gestapelt sind, und eine erste leitfähige Leitung (CL1) in der zweiten dielektrischen Schicht (ILD2) und sich in einer ersten Richtung (D1) erstreckend. Die Vorrichtung weist ebenso eine zweite leitfähige Leitung (CL2) auf, welche sich vertikal durch die Stapelstruktur (SS) erstreckt und einen Kondensator in der Stapelstruktur (SS) und beabstandet von der zweiten leitfähigen Leitung (CL2). Die Halbleiterschicht (SL) weist Halbleiterstrukturen (SP) auf, welche sich in einer zweiten Richtung (D2) erstrecken, welche die erste Richtung (D1) zwischen der ersten leitfähigen Leitung (CL1) und dem Substrat (100) schneidet. Die zweite leitfähige Leitung (CL2) ist zwischen einem Paar der Halbleiterstrukturen (SP) benachbart zueinander in der ersten Richtung (D1). Ein Ende jeder der Halbleiterstrukturen (SP) ist elektrisch mit einer ersten Elektrode (EL1) des Kondensators verbunden.

9. 发明专利

DE102018120840B4 Halbleiterspeichervorrichtungen mit Stapelstruktur und Datenspeicherelement 未知
公开(公告)号：DE102018120840B4
公开(公告)日：2022-08-11
申请号：DE102018120840
申请日：2018-08-27
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： LEE KISEOK , KIM JUNSOO , KIM HUI-JUNG , KIM BONG-SOO , YAMADA SATORU , LEE KYUPIL , HAN SUNGHEE , HONG HYEONGSUN , HWANG YOOSANG
IPC分类号： H01L27/11514 , H01L27/108 , H01L27/22 , H01L27/24
摘要： Halbleiterspeichervorrichtung, die Folgendes aufweist:eine Stapelstruktur (SS), welche eine Mehrzahl von Schichten (L1 - L4) aufweist, welche vertikal auf einem Substrat (100) gestapelt sind, wobei jede der Mehrzahl von Schichten (L1 - L4) Folgendes aufweist:eine erste dielektrische Schicht (ILD1), eine Halbleiterschicht (SL) und eine zweite dielektrische Schicht (ILD2), welche aufeinanderfolgend gestapelt sind, undeine erste leitfähige Leitung (CL1) in der zweiten dielektrischen Schicht (ILD2) und sich horizontal in einer ersten Richtung (D1) erstreckend, welche parallel zu einer oberen Oberfläche des Substrats (100) verläuft;eine zweite leitfähige Leitung (CL2), welche sich vertikal in eine dritte Richtung und durch die Stapelstruktur (SS) erstreckt, wobei die dritte Richtung rechtwinklig zur oberen Oberfläche des Substrats (100) verläuft; undeinen Kondensator in der Stapelstruktur (SS) und beabstandet von der zweiten leitfähigen Leitung (CL2), wobei der Kondensator eine erste Elektrode (EL1) aufweist, die sich horizontal in eine zweite Richtung (D2) erstreckt, welche die erste Richtung (D1) schneidet,wobei die Halbleiterschicht (SL) Halbleiterstrukturen (SP) aufweist, welche sich horizontal von der ersten leitfähigen Leitung (CL1) in der zweiten Richtung (D2) erstrecken,wobei die zweite leitfähige Leitung (CL2) zwischen einem Paar von Halbleiterstrukturen (SP) ist, die benachbart zueinander in der ersten Richtung (D1) sind, wobei ein Ende wenigstens einer der Halbleiterstrukturen (SP) elektrisch mit der ersten Elektrode (EL1) verbunden ist,wobei sich jede der Halbleiterstrukturen (SP) länger in die zweite Richtung (D2) erstreckt als sowohl in die erste (D1) als auch in die dritte Richtung,wobei sich die erste leitfähige Leitung (CL1) länger in die erste Richtung (D1) erstreckt als sowohl in die zweite (D2) und als auch in die dritte Richtung,wobei sich die zweite leitfähige Leitung (CL2) länger in die dritte Richtung erstreckt als sowohl in die erste (D1) als auch in die zweite (D2) Richtung.

10. 发明专利

JP2008283186A Semiconductor device and method of manufacturing the same 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2008283186A
公开(公告)日：2008-11-20
申请号：JP2008122243
申请日：2008-05-08
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： KIM WOOK-JE , YAMADA SATORU , KIM SHIN-DEUK
IPC分类号： H01L21/8242 , H01L21/3205 , H01L21/76 , H01L21/822 , H01L23/52 , H01L27/04 , H01L27/10 , H01L27/108
CPC分类号： H01L27/10894 , H01L27/105 , H01L27/10897
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same in which a cell gate pattern and a peripheral gate pattern have different insulating patterns around them. SOLUTION: A method of manufacturing a semiconductor device comprises the steps of: preparing a semiconductor substrate having a cell array region and a peripheral circuit region; arranging different insulating patterns around a cell gate pattern and a peripheral gate pattern, subjected to different heat treatment loads around the cell gate pattern and the peripheral gate pattern; arranging a first and second cell gate patterns in the cell array region; forming the peripheral gate pattern which is located in the peripheral circuit region and adjacent to the second cell gate pattern; arranging an implanted insulating pattern around the first and second cell gate patterns; and arranging a flattened insulating film around the peripheral gate pattern. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：提供一种半导体器件及其制造方法，其中单元栅极图案和外围栅极图案在其周围具有不同的绝缘图案。解决方案：制造半导体器件的方法包括以下步骤：制备具有单元阵列区域和外围电路区域的半导体衬底; 在单元栅极图案和外围栅极图案周围布置不同的绝缘图案，在单元栅极图案和外围栅极图案周围经受不同的热处理负载; 在单元阵列区域中布置第一和第二单元栅极图案; 形成位于外围电路区域中并与第二单元栅极图案相邻的外围栅极图案; 在所述第一和第二单元栅极图案周围布置注入的绝缘图案; 并且在周围栅极图案周围布置扁平化的绝缘膜。版权所有（C）2009，JPO＆INPIT

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