会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 1. 发明授权
      US09524237B2 Data processing device and semiconductor intergrated circuit device for a bi-endian system 有权
    • Data processing device and semiconductor intergrated circuit device for a bi-endian system
    • 用于双端系统的数据处理设备和半导体集成电路器件
    • US09524237B2
    • 2016-12-20
    • US13063347
    • 2009-05-28
    • Naoshi Ishikawa , Seiji Ikari , Hiromi Nagayama
    • Naoshi Ishikawa , Seiji Ikari , Hiromi Nagayama
    • G06F12/04 , G06F9/30
    • G06F12/04 , G06F9/30025
    • The present invention provides a data processing device where a program can be commonly used and a vector table can be shared regardless of types of endian in a bi-endian system. An instruction is fixed to little endian, and endian of data to be used for executing the instruction is variable. A size of the respective vector addresses in the vector table is 32 bits, and the number of bits at the time of a data access is maximally 32 bits. A CPU fetches an instruction, and before the fetched instruction is executed, the CPU accesses to, for example, for 32-bit data in a memory. At this time, the CPU controls the aligner so that addresses and alignments of data to be stored in each address in byte unit in a data register are identical to addresses and alignments of data determined by little endian of an instruction without depending on types of the endian of the data.
    • 本发明提供了一种数据处理装置，其中可以共同使用程序，并且可以共享矢量表，而不管双端系统中的类型如何。 指令固定为小端，用于执行指令的数据的端序是可变的。 向量表中各向量地址的大小为32位，数据访问时的位数最多为32位。 CPU取指令，在执行取指令之前，CPU访问例如存储器中的32位数据。 此时，CPU控制对准器，使得要存储在数据寄存器中的字节单元中的每个地址中的数据的地址和对齐与由指令的小尾数确定的数据的地址和对齐相同，而不依赖于 数据的endian。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20110191569A1 DATA PROCESSING DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE 有权
    • DATA PROCESSING DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
    • 数据处理器件和半导体集成电路器件
    • US20110191569A1
    • 2011-08-04
    • US13063347
    • 2009-05-28
    • Naoshi Ishikawa , Seiji Ikari , Hiromi Nagayama
    • Naoshi Ishikawa , Seiji Ikari , Hiromi Nagayama
    • G06F9/315
    • G06F12/04 , G06F9/30025
    • The present invention provides a data processing device where a program can be commonly used and a vector table can be shared regardless of types of endian in a bi-endian system. An instruction is fixed to little endian, and endian of data to be used for executing the instruction is variable. A size of the respective vector addresses in the vector table is 32 bits, and the number of bits at the time of a data access is maximally 32 bits. A CPU fetches an instruction, and before the fetched instruction is executed, the CPU accesses to, for example, for 32-bit data in a memory. At this time, the CPU controls the aligner so that addresses and alignments of data to be stored in each address in byte unit in a data register are identical to addresses and alignments of data determined by little endian of an instruction without depending on types of the endian of the data.
    • 本发明提供了一种数据处理装置，其中可以共同使用程序，并且可以共享矢量表，而不管双端系统中的类型如何。 指令固定为小端，用于执行指令的数据的端序是可变的。 向量表中各向量地址的大小为32位，数据访问时的位数最多为32位。 CPU取指令，在执行取指令之前，CPU访问例如存储器中的32位数据。 此时，CPU控制对准器，使得要存储在数据寄存器中的字节单元中的每个地址中的数据的地址和对齐与由指令的小尾数确定的数据的地址和对齐相同，而不依赖于 数据的endian。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US5771363A Single-chip microcomputer having an expandable address area 失效
    • Single-chip microcomputer having an expandable address area
    • 具有可扩展地址区域的单片微计算机
    • US5771363A
    • 1998-06-23
    • US607568
    • 1996-02-27
    • Naoki Mitsuishi , Shiro Baba , Hiromi Nagayama , Tsutomu Hayashi , Yukihide Hayakawa
    • Naoki Mitsuishi , Shiro Baba , Hiromi Nagayama , Tsutomu Hayashi , Yukihide Hayakawa
    • G06F9/30 , G06F9/302 , G06F9/318 , G06F9/35 , G06F9/355 , G06F12/00 , G06F12/06 , G06F15/00
    • G06F9/30014 , G06F12/0623 , G06F9/30036 , G06F9/30112 , G06F9/3013 , G06F9/30138 , G06F9/30167 , G06F9/30192 , G06F9/321 , G06F9/324 , G06F9/342 , G06F9/35
    • Expansion registers E0 to E7 are added to the existing general registers R0 to R7 built on-chip in a CPU 1 of 8 bits so that all the registers including the added expansion registers may be grasped in its entirety as address data to access to a memory or the like. The address operation is executed at a unit including both the expansion register and the corresponding general register. All the registers including the expansion registers are grasped as one unit of address data to handle the carry or borrow caused in the address operation. Since the expansion registers have their applications limited to the generation of address, the number of kinds or combinations of executable instructions is reduced without inviting a serious reduction in the data processing ability thereby to suppress the increase in the logical and physical scales of the CPU. The register is given 32 bits in its entirety by adding the expansion register Ei of 16 bits to the general registers RiH and RiL of 16 bits of the 8-bit CPU. This register can be used in its entirety, dividing it in half or by dividing it in quarters. As a result, the register can be excellently used on a software or hardware to reduce the logical and physical scales of the CPU. In respect of the latch of the address data using the register wholly or partially, moreover, the address space to be linearly used can be easily expanded.
    • 扩展寄存器E0至E7被添加到内置于8位的CPU 1中的现有的通用寄存器R0至R7中，使得包括所添加的扩展寄存器的所有寄存器可以作为访问存储器的地址数据全部被掌握 或类似物。 地址操作在包括扩展寄存器和对应的通用寄存器的单元中执行。 包括扩展寄存器在内的所有寄存器被作为地址数据的一个单位来处理，以处理在地址操作中引起的进位或借位。 由于扩展寄存器的应用限于地址的生成，所以减少了可执行指令的种类或组合的数量，而不会严重降低数据处理能力，从而抑制CPU的逻辑和物理尺度的增加。 通过将16位的扩展寄存器Ei添加到8位CPU的16位的通用寄存器RiH和RiL，将寄存器整体提供32位。 该寄存器可以全部使用，将其除以一半或将其除以季度。 因此，可以在软件或硬件上极大地使用寄存器，以减少CPU的逻辑和物理尺寸。 此外，关于使用寄存器的地址数据的锁存全部或部分，可以容易地扩展要线性使用的地址空间。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US5687344A Single-chip microcomputer having an expandable address area 失效
    • Single-chip microcomputer having an expandable address area
    • 具有可扩展地址区域的单片微计算机
    • US5687344A
    • 1997-11-11
    • US583763
    • 1996-01-10
    • Naoki Mitsuishi , Shiro Baba , Hiromi Nagayama , Tsutomu Hayashi , Yukihide Hayakawa
    • Naoki Mitsuishi , Shiro Baba , Hiromi Nagayama , Tsutomu Hayashi , Yukihide Hayakawa
    • G06F9/30 , G06F9/302 , G06F9/318 , G06F9/35 , G06F9/355 , G06F12/00 , G06F12/06 , G06F15/00 , G06F7/33
    • G06F9/30014 , G06F12/0623 , G06F9/30036 , G06F9/30112 , G06F9/3013 , G06F9/30138 , G06F9/30167 , G06F9/30192 , G06F9/321 , G06F9/324 , G06F9/342 , G06F9/35
    • Expansion registers E0 to E7 are added to the existing general registers R0 to R7 built on-chip in an 8-bit CPU (1) so that all the registers including the added expansion registers may be grasped in its entirety as address data to access to a memory or the like. The address operation is executed at a unit including both the expansion register and the corresponding general register. All the registers including the expansion registers are grasped as one unit of address data to handle the carry or borrow caused in the address operation. Since the expansion registers have their applications limited to the generation of address, the number of kinds or combinations of executable instructions is reduced without inviting a serious reduction in the data processing ability thereby to suppress the increase in the logical and physical scales of the CPU. The register is given 32 bits in its entirety by adding the expansion register Ei of 16 bits to the general registers RiH and RiL of 16 bits of the 8-bit CPU. This register can be used in its entirety, by dividing it in half or by dividing it in quarters. As a result, the register can be used on software or hardware to reduce the logical and physical scales of the CPU. In respect of the latch of the address data using the register wholly or partially, moreover, the address space to be linearly used can be easily expanded.
    • 扩展寄存器E0至E7被添加到内置于8位CPU（1）中的现有通用寄存器R0至R7中，以便将包含增加的扩展寄存器的所有寄存器全部作为访问地址数据 记忆体等。 地址操作在包括扩展寄存器和对应的通用寄存器的单元中执行。 包括扩展寄存器在内的所有寄存器被作为地址数据的一个单位来处理，以处理在地址操作中引起的进位或借位。 由于扩展寄存器的应用限于地址的生成，所以减少了可执行指令的种类或组合的数量，而不会严重降低数据处理能力，从而抑制CPU的逻辑和物理尺度的增加。 通过将16位的扩展寄存器Ei添加到8位CPU的16位的通用寄存器RiH和RiL，将寄存器整体提供32位。 该寄存器可以整体使用，通过将其分成两半或将其除以季度。 因此，该寄存器可用于软件或硬件，以减少CPU的逻辑和物理尺度。 此外，关于使用寄存器的地址数据的锁存全部或部分，可以容易地扩展要线性使用的地址空间。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号