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1. 发明授权

US06836865B2 Method and apparatus for facilitating random pattern testing of logic structures 失效
标题翻译：用于促进逻辑结构的随机模式测试的方法和装置
公开(公告)号：US06836865B2
公开(公告)日：2004-12-28
申请号：US09973398
申请日：2001-10-09
申请人： Mary P. Kusko , William V. Huott , Bryan J. Robbins , Timothy Charest
发明人： Mary P. Kusko , William V. Huott , Bryan J. Robbins , Timothy Charest
IPC分类号： G01R3128
CPC分类号： G01R31/318385 , G01R31/31813 , G01R31/318544
摘要： A method for preparing a logic structure for random pattern testing is disclosed. In an exemplary embodiment of the invention, the method includes configuring a select mechanism within a data scan chain, the select mechanism configured between a first register in the data scan chain and a second register. A parallel data path is routed within the scan chain, the parallel data path beginning from an input side of the first register, running through the select mechanism, and ending at an input side of the second register. Thus configured, the select mechanism is capable of switching a source path of input data to said second register from a normal data path to the parallel data path. When the parallel data path is selected as the source path of input data to the second register, data loaded into the second register matches data loaded into the first register.
摘要翻译：公开了一种用于准备用于随机模式测试的逻辑结构的方法。在本发明的示例性实施例中，该方法包括配置数据扫描链内的选择机制，所述选择机制配置在数据扫描链中的第一寄存器和第二寄存器之间。平行数据路径在扫描链内路由，并行数据路径从第一寄存器的输入侧开始，通过选择机制运行，并在第二寄存器的输入端结束。如此配置，选择机制能够将来自正常数据路径的输入数据的源路径切换到所述第二寄存器到并行数据路径。当选择并行数据路径作为第二寄存器的输入数据的源路径时，加载到第二寄存器中的数据匹配加载到第一寄存器中的数据。

2. 发明申请

US20050254317A1 PROGRAMMABLE SENSE AMPLIFIER TIMING GENERATOR 失效
标题翻译：可编程感应放大器时序发生器
公开(公告)号：US20050254317A1
公开(公告)日：2005-11-17
申请号：US10844301
申请日：2004-05-12
申请人： Yuen Chan , Timothy Charest , John Rawlins , Arthur Tuminaro , Jatinder Wadhwa , Otto Wagner
发明人： Yuen Chan , Timothy Charest , John Rawlins , Arthur Tuminaro , Jatinder Wadhwa , Otto Wagner
IPC分类号： G11C7/00 , G11C7/08 , G11C7/20
CPC分类号： G11C7/20 , G11C7/08 , G11C2207/065
摘要： A SRAM sense amplifier timing circuit provides various delay settings for the sense amplifier enable signal (sae) and the sense amplifier reset signal (rse) in order to allow critical timing adjustments to be made for early mode, late mode conditions by varying the timing or with of the sense amplifier output pulse. These timing adjustments are programmable using scan in bits.
摘要翻译： SRAM读出放大器定时电路为读出放大器使能信号（sae）和读出放大器复位信号（rse）提供了各种延迟设置，以便允许通过改变时序来对早期模式，晚期模式条件进行临界定时调整，或者具有读出放大器的输出脉冲。这些定时调整可以使用扫描位进行编程。

3. 发明申请

US20060176732A1 SRAM and dual single ended bit sense for an SRAM 失效
标题翻译：用于SRAM的SRAM和双单端位检测
公开(公告)号：US20060176732A1
公开(公告)日：2006-08-10
申请号：US11055416
申请日：2005-02-10
申请人： Yuen Chan , Timothy Charest , Rajiv Joshi , Antonio Pelella
发明人： Yuen Chan , Timothy Charest , Rajiv Joshi , Antonio Pelella
IPC分类号： G11C11/00
CPC分类号： G11C11/417
摘要： A CMOS static random access memory (SRAM) and a bit select for the SRAM. The bit select includes a dual single-ended sense receiving a difference signal on a bit line pair and selectively sensing signals developing on each bit line independently of the other. Single ended outputs from the dual-ended sense are provided to an output driver. The output driver provides a pair of selectively-complementary output signals.
摘要翻译： CMOS静态随机存取存储器（SRAM）和SRAM的位选择。位选择包括双位单端感测，其接收位线对上的差分信号，并且选择性地感测在每个位线上独立于另一位置产生的信号。双端输出的单端输出提供给输出驱动器。输出驱动器提供一对选择性互补的输出信号。

4. 发明申请

US20060176095A1 Cycle staging latch with dual phase dynamic outputs for hit logic compare 审中-公开
标题翻译：循环分段锁存器，具有双相动态输出，用于命中逻辑比较
公开(公告)号：US20060176095A1
公开(公告)日：2006-08-10
申请号：US11054310
申请日：2005-02-09
申请人： Yuen Chan , Timothy Charest , Rajiv Joshi
发明人： Yuen Chan , Timothy Charest , Rajiv Joshi
IPC分类号： H03K3/037
CPC分类号： H03K3/356156 , H03K3/356139
摘要： An output L1/L2 staging latch has dual rail inputs that up date the state of the L1 latch whenever the inputs are valid. Static outputs of the L1 latch are latched into the L2 by the L2 clock signal. The L2 latch has a static output that is available immediately, and a dual rail dynamic output whose timing is controlled by a clock signal.
摘要翻译：输出L1 / L2分段锁存器具有双轨输入，每当输入有效时，该输入将越过L1锁存器的状态。 L1锁存器的静态输出通过L2时钟信号锁存到L2中。 L2锁存器具有立即可用的静态输出，以及双时序动态输出，其时序由时钟信号控制。

5. 发明申请

US20050254285A1 Cache late select circuit 失效
标题翻译：缓存迟选电路
公开(公告)号：US20050254285A1
公开(公告)日：2005-11-17
申请号：US10844296
申请日：2004-05-12
申请人： Yuen Chan , Timothy Charest , Antonio Pelella , John Rawlins
发明人： Yuen Chan , Timothy Charest , Antonio Pelella , John Rawlins
IPC分类号： G11C11/00 , G11C11/417
CPC分类号： G11C11/417 , G11C11/41 , G11C2029/3202
摘要： A late select circuit topology has pseudo-static circuits that provide fast dynamic circuit operation without the use of dynamic clock timing signals. An output from a selected set is enabled by the conjunction of bit line pulse and set select signal.
摘要翻译：迟选择电路拓扑具有伪静态电路，其在不使用动态时钟定时信号的情况下提供快速动态电路操作。来自所选集合的输出由位线脉冲和置位选择信号的结合使能。

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