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    • 1. 发明授权
      US07826291B2 Precharge and evaluation phase circuits for sense amplifiers 有权
    • Precharge and evaluation phase circuits for sense amplifiers
    • 读出放大器的预充电和评估相位电路
    • US07826291B2
    • 2010-11-02
    • US12174307
    • 2008-07-16
    • Lorenzo Bedarida , Fabio Tassan Caser , Mauro Chinosi , Donato Ferrario
    • Lorenzo Bedarida , Fabio Tassan Caser , Mauro Chinosi , Donato Ferrario
    • G11C7/00
    • G11C7/12 , G11C7/08 , G11C16/28
    • A precharge and evaluation circuit for a memory sense amplifier includes a first precharge-phase transistor having a source coupled to a power-supply potential, a gate coupled to a precharge control line, and a drain. A second precharge-phase transistor has a drain coupled to the drain of the first precharge-phase transistor, a source, and a gate coupled to the source through a feedback circuit. A first read-phase transistor has a source coupled to the power-supply potential, and a gate and drain coupled to a comparator. A second read-phase transistor has a drain coupled to the drain of the first read-phase transistor, a source coupled to the source of the second precharge-phase transistor, and a gate coupled to the source of the second read-phase transistor through a feedback circuit. A column decoder is coupled to the sources of the second precharge-phase and second read-phase transistors.
    • 用于存储读出放大器的预充电和评估电路包括具有耦合到电源电位的源极的第一预充电相晶体管，耦合到预充电控制线的栅极和漏极。 第二预充电相晶体管具有耦合到第一预充电相晶体管的漏极的漏极，源极和通过反馈电路耦合到源极的栅极。 第一读取相晶体管具有耦合到电源电位的源极，以及耦合到比较器的栅极和漏极。 第二读取相位晶体管具有耦合到第一读取相位晶体管的漏极的漏极，耦合到第二预充电相位晶体管的源极的栅极，以及耦合到第二读取相位晶体管的源极的栅极， 一个反馈电路。 列解码器耦合到第二预充电相位和第二读相晶体管的源极。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20100014370A1 PRECHARGE AND EVALUATION PHASE CIRCUITS FOR SENSE AMPLIFIERS 有权
    • PRECHARGE AND EVALUATION PHASE CIRCUITS FOR SENSE AMPLIFIERS
    • 用于感知放大器的预处理和评估相位电路
    • US20100014370A1
    • 2010-01-21
    • US12174307
    • 2008-07-16
    • Lorenzo Bedarida , Fabio Tassan Caser , Mauro Chinosi , Donato Ferrario
    • Lorenzo Bedarida , Fabio Tassan Caser , Mauro Chinosi , Donato Ferrario
    • G11C7/00
    • G11C7/12 , G11C7/08 , G11C16/28
    • A precharge and evaluation circuit for a memory sense amplifier includes a first precharge-phase transistor having a source coupled to a power-supply potential, a gate coupled to a precharge control line, and a drain. A second precharge-phase transistor has a drain coupled to the drain of the first precharge-phase transistor, a source, and a gate coupled to the source through a feedback circuit. A first read-phase transistor has a source coupled to the power-supply potential, and a gate and drain coupled to a comparator. A second read-phase transistor has a drain coupled to the drain of the first read-phase transistor, a source coupled to the source of the second precharge-phase transistor, and a gate coupled to the source of the second read-phase transistor through a feedback circuit. A column decoder is coupled to the sources of the second precharge-phase and second read-phase transistors.
    • 用于存储读出放大器的预充电和评估电路包括具有耦合到电源电位的源极的第一预充电相晶体管，耦合到预充电控制线的栅极和漏极。 第二预充电相晶体管具有耦合到第一预充电相晶体管的漏极的漏极，源极和通过反馈电路耦合到源极的栅极。 第一读取相晶体管具有耦合到电源电位的源极，以及耦合到比较器的栅极和漏极。 第二读取相位晶体管具有耦合到第一读取相位晶体管的漏极的漏极，耦合到第二预充电相位晶体管的源极的栅极，以及耦合到第二读取相位晶体管的源极的栅极， 一个反馈电路。 列解码器耦合到第二预充电相位和第二读相晶体管的源极。
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    • 5. 发明授权
      US07522455B2 Method and system for reducing soft-writing in a multi-level flash memory 失效
    • Method and system for reducing soft-writing in a multi-level flash memory
    • 减少多级闪存中软写入的方法和系统
    • US07522455B2
    • 2009-04-21
    • US11144174
    • 2005-06-02
    • Lorenzo Bedarida , Fabio Tassan Caser , Simone Bartoli , Giorgio Oddone
    • Lorenzo Bedarida , Fabio Tassan Caser , Simone Bartoli , Giorgio Oddone
    • G11C11/34
    • G11C16/3454
    • A system and method for reducing soft-writing in a multilevel flash memory during read or verify includes a memory cell. A first and second reference cells are coupled to the memory cell and are configured to receive a first and a second voltage. A current comparison circuit is coupled to the first and second reference cells and to the memory cell and is configured to compare current flow through the memory cell with current flow through the first and second reference cells, and to determine whether the memory cell holds a first range of values while the first reference cell receives the first voltage, and if the memory cell does not hold the first range of values, to determine whether the memory cell holds a second range of values while the second reference cell receives the second voltage, thereby reducing soft-writing during the read operation.
    • 在读取或验证期间减少多级闪存中的软写入的系统和方法包括存储单元。 第一和第二参考单元耦合到存储单元，并被配置为接收第一和第二电压。 电流比较电路耦合到第一和第二参考单元和存储单元，并且被配置为将通过存储器单元的电流与通过第一和第二参考单元的电流进行比较，并且确定存储器单元是否保持第一 在第一参考单元接收到第一电压的同时，如果存储单元不保持第一范围的值，则确定存储单元是否在第二参考单元接收到第二电压时保持第二范围的值，从而 在读取操作期间减少软写入。
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    • 6. 发明申请
      US20080232169A1 NAND-LIKE MEMORY ARRAY EMPLOYING HIGH-DENSITY NOR-LIKE MEMORY DEVICES 审中-公开
    • NAND-LIKE MEMORY ARRAY EMPLOYING HIGH-DENSITY NOR-LIKE MEMORY DEVICES
    • NAND型存储器阵列采用高密度NOR形存储器件
    • US20080232169A1
    • 2008-09-25
    • US11688740
    • 2007-03-20
    • Massimiliano Frulio , Lorenzo Bedarida , Simone Bartoli , Fabio Tassan Caser
    • Massimiliano Frulio , Lorenzo Bedarida , Simone Bartoli , Fabio Tassan Caser
    • G11C11/34
    • G11C16/08 , G11C5/025 , G11C5/063
    • A flash memory integrated circuit includes a plurality of flash memory arrays. A global word line driver is associated with each array, each global word line driver coupled to a plurality of select lines. A plurality of sense amplifiers are individually coupled to a plurality of bit lines. A plurality of sub arrays in each array each include a plurality of NAND flash memory cells coupled to local word lines and local bit lines. A local word line driver is associated with each sub-array and coupled to the plurality of select lines and configured to drive ones of the local word lines in its sub array associated with selected ones of the plurality of NAND flash memory cells in its sub-array. A local bit line driver is coupled between selected ones of the local bit lines in each sub array and selected ones of the plurality of bit lines.
    • 闪存集成电路包括多个闪存阵列。 全局字线驱动器与每个阵列相关联，每个全局字线驱动器耦合到多个选择线。 多个读出放大器分别耦合到多个位线。 每个阵列中的多个子阵列每个包括耦合到本地字线和局部位线的多个NAND快闪存储器单元。 本地字线驱动器与每个子阵列相关联并且耦合到多个选择线，并且被配置为驱动其子阵列中的与本发明的子阵列中的多个NAND快闪存储器单元中的选定的一个相关联的本地字线中的一个， 数组。 局部位线驱动器耦合在每个子阵列中的局部位线中的选定的位线和多个位线中的选定的位线之间。
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