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    • 9. 发明申请
    • Method for identifying a physical failure location on an integrated circuit
    • 用于识别集成电路上的物理故障位置的方法
    • US20070016879A1
    • 2007-01-18
    • US11180743
    • 2005-07-12
    • Feng-Ming Kuo
    • Feng-Ming Kuo
    • G06F17/50
    • G06F17/5081G01R31/318342
    • A method is disclosed for identifying a physical failure location on an IC without using layout-versus-schematic (LVS) verification tool. In the method, the integrated circuit is tested with one or more test patterns to identify a failure port thereon. Hierarchical information of the failure port is generated through the test patterns. A physical location of the failure port in a layout of the integrated circuit is identified through a relation between the hierarchical information and a floor plan report. Layout information of a routing path associated with the physical location of the failure port is retrieved from a layout database.
    • 公开了一种用于识别IC上的物理故障位置的方法,而不使用布局相对于示意图(LVS)验证工具。 在该方法中,利用一个或多个测试模式来测试集成电路以识别其上的故障端口。 故障端口的分层信息通过测试模式生成。 集成电路布局中的故障端口的物理位置通过分层信息和平面图报告之间的关系来识别。 从布局数据库检索与故障端口的物理位置相关联的路由路径的布局信息。