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1. 发明专利

JP2009205161A Method and apparatus for optimizing advanced encryption standard (aes) encryption and decryption in parallel mode of operation 有权
标题翻译：用于优化并行运行模式下的高级加密标准（AES）加密和分解的方法和装置
公开(公告)号：JP2009205161A
公开(公告)日：2009-09-10
申请号：JP2009043695
申请日：2009-02-26
申请人： Intel Corp , インテルコーポレイション
发明人： GUERON SHAY , GRADSTEIN AMIT , SPERBER ZEEV
IPC分类号： G09C1/00
CPC分类号： H04L9/0631 , G06F9/30007 , H04L2209/125
摘要： PROBLEM TO BE SOLVED: To optimize advanced encryption standard (AES) encryption and decryption in parallel modes of operation.
SOLUTION: The throughput of an encryption/decryption operation is increased in a system having a pipelined execution unit. Different independent encryptions (decryptions) of different data blocks may be performed in parallel by despatching an AES round instruction in each cycle.
COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：以并行运行模式优化先进的加密标准（AES）加密和解密。解决方案：在具有流水线执行单元的系统中，加密/解密操作的吞吐量增加。可以通过在每个周期中发送AES循环指令来并行地执行不同数据块的不同的独立加密（解密）。版权所有（C）2009，JPO＆INPIT

2. 发明专利

JP2014002767A Efficient parallel floating point exception processing by processor 审中-公开
标题翻译：加工者有效的平行浮点处理
公开(公告)号：JP2014002767A
公开(公告)日：2014-01-09
申请号：JP2013161489
申请日：2013-08-02
申请人： Intel Corp , インテルコーポレイション
发明人： SPERBER ZEEV , FINKELSTEIN SHACHAR , PRIBUSH GREGORY , GRADSTEIN AMIT , BALE GUY , PONS THIERRY
IPC分类号： G06F7/76 , G06F7/483 , G06F9/38
CPC分类号： G06F9/3861 , G06F9/30014 , G06F9/30036
摘要： PROBLEM TO BE SOLVED: To efficiently process a floating point exception by a processor which executes an SIMD instruction.SOLUTION: Processing includes the steps of: specifying a numeral exception of an SIMD floating point operation; starting a first SIMD micro operation so as to generate a first Packed part result of the SIMD floating point operation; starting a second SIMD micro operation so as to generate a second Packed part result of the SIMD floating point operation; starting an SIMD unnormalization micro operation so as to put the first and second Packed part results together and to generate a third Packed result having an unnormalized element by unnormalizing a first element of the first and second Packed part results having been put together; storing the third Packed result of the SIMD floating point operation; and setting a flag for specifying the unnormalized element of the third Packed result to the first Packed part result.
摘要翻译：要解决的问题：通过执行SIMD指令的处理器有效地处理浮点异常。解决方案：处理包括以下步骤：指定SIMD浮点运算的数字异常; 开始第一SIMD微操作，以产生SIMD浮点运算的第一打包部分结果; 开始第二SIMD微操作，以产生SIMD浮点运算的第二打包部分结果; 开始SIMD非归一化微操作，以将第一和第二填充部分结果合并在一起，并通过将已经放在一起的第一和第二填充零件结果的第一元素非规范化来生成具有非归一化元素的第三填充结果; 存储SIMD浮点运算的第三个打包结果; 并且将用于将第三打包结果的非标准化元素指定为第一包装部分结果的标志。

3. 发明专利

JP2010020761A Efficient parallel floating-point exception handling in processor 审中-公开
标题翻译：处理器中有效的平行浮点处理处理
公开(公告)号：JP2010020761A
公开(公告)日：2010-01-28
申请号：JP2009152985
申请日：2009-06-26
申请人： Intel Corp , インテルコーポレイション
发明人： SPERBER ZEEV , FINKELSTEIN SHACHAR , PRIBUSH GREGORY , GRADSTEIN AMIT , BALE GUY , PONS THIERRY
IPC分类号： G06F7/00
CPC分类号： G06F9/3861 , G06F9/30014 , G06F9/30036
摘要： PROBLEM TO BE SOLVED: To efficiently handle floating-point exceptions in a processor that executes single-instruction multiple-data (SIMD) instructions. SOLUTION: A method is provided for handling the floating-point exceptions in the processor that executes the SIMD instructions. The method includes: a step of initiating a first SIMD micro-operation to generate first packed partial results of the SIMD operation; a step of initiating a second SIMD micro-operation to generate second packed partial results of the SIMD operation; a step of initiating a SIMD denormalization micro-operation to combine the first and the second packed partial results and to generate third packed results having denormalized elements by denormalizing a first element of first and second packed partial results; a step of storing third packed results of the SIMD operation; and a step of setting a flag to identify denormalized elements of the third packed results in the first packed partial results. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：有效处理执行单指令多数据（SIMD）指令的处理器中的浮点异常。解决方案：提供了一种处理执行SIMD指令的处理器中的浮点异常的方法。该方法包括：启动第一SIMD微操作以产生SIMD操作的第一打包部分结果的步骤; 启动第二SIMD微操作以产生SIMD操作的第二打包部分结果的步骤; 启动SIMD非规范化微操作以组合第一和第二打包部分结果并通过对第一和第二打包部分结果的第一元素进行非归一化来生成具有非归一化元素的第三打包结果的步骤; 存储SIMD操作的第三打包结果的步骤; 以及设置标志以识别第一打包部分结果中的第三打包结果的非规范化元素的步骤。版权所有（C）2010，JPO＆INPIT

4. 发明专利

JP2013050965A Efficient parallel floating point exception handling in processor 审中-公开
标题翻译：处理器中有效的平行浮点处理处理
公开(公告)号：JP2013050965A
公开(公告)日：2013-03-14
申请号：JP2012222612
申请日：2012-10-05
申请人： Intel Corp , インテルコーポレイション
发明人： SPERBER ZEEV , FINKELSTEIN SHACHAR , PRIBUSH GREGORY , GRADSTEIN AMIT , BALE GUY , PONS THIERRY
IPC分类号： G06F7/76 , G06F9/38
CPC分类号： G06F9/3861 , G06F9/30014 , G06F9/30036
摘要： PROBLEM TO BE SOLVED: To efficiently handle floating point exceptions in a processor that executes SIMD instructions.SOLUTION: The method comprising: identifying a numerical exception for a SIMD floating point operation; initiating a first SIMD micro-operation to generate a first packed partial result for the SIMD floating point operation; initiating a second SIMD micro-operation to generate a second packed partial result for the SIMD floating point operation; initiating a SIMD denormalization micro-operation to combine the first and second packed partial results and to denormalize a first element of the combined first and second packed partial results to generate a third packed result having a denormal element; storing the third packed result for the SIMD floating point operation; and setting a flag identifying the denormal element of the third packed result in the first packed partial result.
摘要翻译：要解决的问题：有效处理执行SIMD指令的处理器中的浮点异常。解决方案：该方法包括：识别SIMD浮点运算的数字异常; 启动第一SIMD微操作以产生用于SIMD浮点运算的第一打包部分结果; 启动第二SIMD微操作以产生用于SIMD浮点运算的第二打包部分结果; 启动SIMD非规范化微操作以组合所述第一和第二打包部分结果，并且对所述组合的第一和第二打包部分结果的第一元素进行非规范化，以生成具有反正态元素的第三打包结果; 存储用于SIMD浮点运算的第三打包结果; 以及在第一打包部分结果中设置标识第三打包结果的异常元素的标志。版权所有（C）2013，JPO＆INPIT

5. 发明专利

DE102018126036A1 SYSTEME UND VERFAHREN ZUM SETZEN EINES KACHELREGISTERPAARS AUF NULL 未知
公开(公告)号：DE102018126036A1
公开(公告)日：2019-07-04
申请号：DE102018126036
申请日：2018-10-19
申请人： INTEL CORP
发明人： SADE RAANAN , RUBANOVICH SIMON , GRADSTEIN AMIT , SPERBER ZEEV , HEINECKE ALEXANDER , VALENTINE ROBERT , CHARNEY MARK , TOLL BRET , CORBAL JESUS , OULD-AHMED-VALL ELMOUSTAPHA , ADELMAN MENACHEM , HADAS EYAL
IPC分类号： G06F9/30
摘要： Hier dargelegte Ausführungsformen betreffen Systeme und Verfahren zum Nullen eines Kachelregisterpaars. In einem Beispiel umfasst ein Prozessor Decodierschaltkreise zum Decodieren einer Matrixpaar-Nullungsanweisung mit Feldern für einen Opcode und einer Kennung zum Identifizieren einer Zielmatrix mit einem PAIR-Parameter gleich TRUE; und Ausführungsschaltkreise zum Ausführen der decodierten Matrixpaar-Nullungsanweisung zum Nullen jedes Elements einer linken Matrix und einer rechten Matrix der identifizierten Zielmatrix.

6. 发明申请

WO2012087633A3 PERFORMING RECIPROCAL INSTRUCTIONS WITH HIGH ACCURACY 审中-公开
标题翻译：以高精度执行相互连接的指令
公开(公告)号：WO2012087633A3
公开(公告)日：2012-10-18
申请号：PCT/US2011064390
申请日：2011-12-12
申请人： INTEL CORP , SPERBER ZEEV , ANDERSON CRISTINA S , EITAN BENNY , RUBANOVICH SIMON , GRADSTEIN AMIT
发明人： SPERBER ZEEV , ANDERSON CRISTINA S , EITAN BENNY , RUBANOVICH SIMON , GRADSTEIN AMIT
IPC分类号： G06F1/00 , G06F9/30 , G06F9/305 , G06F13/14
CPC分类号： G06F7/535 , G06F7/5525 , G06F9/30014 , G06F2207/5356 , G06F2207/5521
摘要： In one embodiment, the present invention includes a method for receiving a reciprocal instruction and an operand in a processor, accessing an entry of a lookup table based on a portion of the operand and the instruction, generating an encoder output based on a type of the reciprocal instruction and whether the reciprocal instruction is a legacy instruction, and selecting portions of the lookup table entry and input operand to be provided to a reciprocal logic unit based on the encoder output. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括一种用于在处理器中接收互逆指令和操作数的方法，基于操作数和指令的一部分来访问查找表的条目，基于互逆指令以及互逆指令是否为传统指令，以及基于编码器输出选择要提供给互逆逻辑单元的查找表项目和输入操作数的部分。描述并要求保护其他实施例。

7. 发明申请

WO2012040632A3 MULTIPLY ADD FUNCTIONAL UNIT CAPABLE OF EXECUTING SCALE, ROUND, GETEXP, ROUND, GETMANT, REDUCE, RANGE AND CLASS INSTRUCTIONS 审中-公开
标题翻译：多功能功能单元，可执行规模，圆形，GETEXP，圆形，确定，减少，范围和类别说明
公开(公告)号：WO2012040632A3
公开(公告)日：2012-05-18
申请号：PCT/US2011053094
申请日：2011-09-23
申请人： INTEL CORP , GRADSTEIN AMIT , ANDERSON CRISTINA S , SPERBER ZEEV , RUBANOVICH SIMON , EITAN BENNY
发明人： GRADSTEIN AMIT , ANDERSON CRISTINA S , SPERBER ZEEV , RUBANOVICH SIMON , EITAN BENNY
IPC分类号： G06F1/00 , G06F7/00 , G06F9/30
CPC分类号： G06F7/57 , G06F5/01 , G06F5/012 , G06F7/483 , G06F7/49947 , G06F7/49957 , G06F7/5443 , G06F9/30014 , G06F9/3893
摘要： A method is described that involves executing a first instruction with a functional unit. The first instruction is a multiply-add instruction. The method further includes executing a second instruction with the functional unit. The second instruction is a round instruction.
摘要翻译：描述了涉及用功能单元执行第一指令的方法。第一条指令是乘法加法指令。该方法还包括执行与功能单元的第二指令。第二个指令是一个圆形指令。

8. 发明专利

DE102018125817A1 Systeme und Verfahren zum Laden eines Kachelregisterpaars 未知
公开(公告)号：DE102018125817A1
公开(公告)日：2019-07-04
申请号：DE102018125817
申请日：2018-10-18
申请人： INTEL CORP
发明人： SADE RAANAN , RUBANOVICH SIMON , GRADSTEIN AMIT , SPERBER ZEEV , HEINECKE ALEXANDER , VALENTINE ROBERT , CHARNEY MARK , TOLL BRET , CORBAL JESUS , OULD-AHMED-VALL ELMOUSTAPHA , ADELMAN MENACHEM
IPC分类号： G06F9/38
摘要： Hier dargelegte Ausführungsformen betreffen Systeme und Verfahren zum Laden eines Kachelregisterpaars. In einem Beispiel umfasst ein Prozessor Decodierschaltkreise zum Decodieren einer Ladematrixpaaranweisung mit Feldern für einen Opcode und Quellen- und Zielkennungen zum Identifizieren von Quellen- bzw. Zielmatrizen, wobei jede Matrix einen PAIR-Parameter gleich TRUE aufweist; und Ausführungsschaltkreise zum Ausführen der decodierten Ladematrixpaaranweisungen zum Laden jedes Elements linker und rechter Kacheln der identifizierten Zielmatrix aus entsprechenden Elementpositionen von linken bzw. rechten Kacheln der identifizierten Quellenmatrix, wobei das Ausführen beginnend mit der ersten Zeile an einer Zeile der identifizierten Zielmatrix auf einmal operiert.

9. 发明专利

DE102018125971A1 SYSTEME UND VERFAHREN ZUM BERECHNEN VON SKALAPRODUKTEN VON HALBBYTES IN OPERANDEN AUS ZWEI KACHELN 未知
公开(公告)号：DE102018125971A1
公开(公告)日：2019-07-04
申请号：DE102018125971
申请日：2018-10-19
申请人： INTEL CORP
发明人： SADE RAANAN , RUBANOVICH SIMON , GRADSTEIN AMIT , SPERBER ZEEV , HEINECKE ALEXANDER , VALENTINE ROBERT , CHARNEY MARK , TOLL BRET , CORBAL JESUS , OULD-AHMED-VALL ELMOUSTAPHA
IPC分类号： G06F9/30
摘要： Offenbarte Ausführungsformen betreffen ein Berechnen von Skalarprodukten von Halbbytes in Kacheloperanden. In einem Beispiel enthält ein Prozessor Decodierverschaltung, um eine Kachel-Skalarproduktanweisung mit Feldern für einen Opcode, eine Zielkennung, um eine M-mal-N-Zielmatrix zu identifizieren, eine erste Quellenkennung, um eine erste M-mal-K-Quellenmatrix zu identifizieren, und eine zweite Quellenkennung, um eine zweite K-mal-N-Quellenmatrix zu identifizieren, wobei jede der Matrizen Doppelwortelemente beinhalten, und Ausführungsverschaltung, um die decodierte Anweisung auszuführen, um einen Ablauf für jedes Element (M,N) der identifizierten Zielmatrix K Mal durchzuführen, um acht Produkte durch Multiplizieren jedes Halbbytes eines Doppelwortelements (M,K) der identifizierten ersten Quellenmatrix mit einem entsprechenden Halbbyte eines Doppelwortelements (K,N) der identifizierten zweiten Quellenmatrix zu generieren und um die acht Produkte mit vorangehenden Inhalten des Doppelwortelements (M,N) zu akkumulieren und zu sättigen.

10. 发明专利

DE112011103206T5 Multiplizieraddierfunktionseinheit zum Ausführen von Scale-, Round-, Getexp-, Round-, Getmant-,Reduce-, Range- und Class-Befehlen 未知
公开(公告)号：DE112011103206T5
公开(公告)日：2013-10-10
申请号：DE112011103206
申请日：2011-09-23
申请人： INTEL CORP
发明人： SPERBER ZEEV , RUBANOVICH SIMON , EITAN BENNY , GRADSTEIN AMIT , ANDERSON CRISTINA S
IPC分类号： G06F7/38 , G06F7/00 , G06F9/30
摘要： Ein Verfahren ist beschrieben, das Ausführen eines ersten Befehls mit einer Funktionseinheit umfasst. Der erste Befehl ist ein Multiplizieraddier-Befehl. Das Verfahren weist ferner Ausführen eines zweiten Befehls mit der Funktionseinheit auf. Der zweite Befehl ist ein Rundungsbefehl.

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