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1. 发明专利

JP2005025741A Instruction set extension using 3-byte escape opcode 有权
标题翻译：使用3字节ESCAPE操作码的指令集扩展
公开(公告)号：JP2005025741A
公开(公告)日：2005-01-27
申请号：JP2004188541
申请日：2004-06-25
申请人： Intel Corp , インテルコーポレイション
发明人： COKE JAMES , RUSCITO PETER , TAHIR MASOOD , JACKSON DAVID , NAYDENOV VES , RODGERS DION , TOLL BRET , BINNS FRANK
IPC分类号： G06F9/30 , G06F9/00 , G06F9/315 , G06F9/318 , G06F9/32 , G06F9/38
CPC分类号： G06F9/30149 , G06F9/30025 , G06F9/30032 , G06F9/30036 , G06F9/30185
摘要： PROBLEM TO BE SOLVED: To provide an effective method for extending an instruction set without increasing complexity of hardware. SOLUTION: A method, apparatus and system are disclosed for decoding an instruction in a variable-length instruction set. The instruction is one of a set of new types of instructions that uses a new escape code value, which is two bytes in length, to indicate that a third opcode byte includes the instruction-specific opcode for a new instruction. The new instructions are defined such that the length of each instruction in the opcode map for one of the new escape opcode values may be determined using the same set of inputs, where each of the inputs is relevant for determining the length of each instruction in the new opcode map. For at least one embodiment, the length of one of the new instructions is determined without evaluating the instruction-specific opcode. COPYRIGHT: (C)2005,JPO&NCIPI
摘要翻译：要解决的问题：提供扩展指令集而不增加硬件复杂度的有效方法。公开了一种用于解码可变长度指令集中的指令的方法，装置和系统。该指令是一组新的指令之一，它使用长度为两个字节的新的转义码值来指示第三个操作码字节包含新指令的指令特定操作码。定义新指令，使得可以使用相同的一组输入来确定用于新的转义操作码值之一的操作码映射中的每个指令的长度，其中每个输入与确定每个指令的长度有关新的操作码地图。对于至少一个实施例，在不评估指令特定操作码的情况下确定新指令之一的长度。版权所有（C）2005，JPO＆NCIPI

2. 发明申请

WO0141529A3 METHOD AND APPARATUS FOR DISABLING A CLOCK SIGNAL WITHIN A MULTITHREADED PROCESSOR 审中-公开
标题翻译：用于消除多处理器中的时钟信号的方法和装置
公开(公告)号：WO0141529A3
公开(公告)日：2002-05-02
申请号：PCT/US0028213
申请日：2000-10-11
申请人： INTEL CORP , RODGERS DION , TOLL BRET , WOOD AMIEE
发明人： RODGERS DION , TOLL BRET , WOOD AMIEE
IPC分类号： G06F15/00 , G06F9/38 , G06F9/46 , G06F1/32
CPC分类号： G06F1/3203 , G06F1/3237 , G06F1/3287 , G06F9/384 , G06F9/3851 , Y02D10/128 , Y02D10/171 , Y02D50/20
摘要： A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.
摘要翻译：一种方法包括相对于在多线程处理器内支持的多个线程中的每一个来维护待决事件的指示。对于多个线程中的每一个，还保持指示为活动状态或非活动状态。检测到时钟禁止条件。该时钟禁用条件可以由相对于多个线程中的每个线程的不存在的事件以及针对多个线程中的每一个的不活动状态来指示。响应于检测到时钟禁止条件，相对于多线程处理器内的至少一个功能单元，如果允许时钟信号被禁用。

3. 发明申请

WO2014004050A3 SYSTEMS, APPARATUSES, AND METHODS FOR PERFORMING A SHUFFLE AND OPERATION (SHUFFLE-OP) 审中-公开
标题翻译：用于执行洗牌和操作的系统，装置和方法（洗牌操作）
公开(公告)号：WO2014004050A3
公开(公告)日：2014-05-22
申请号：PCT/US2013044799
申请日：2013-06-07
申请人： INTEL CORP
发明人： ERMOLAEV IGOR , ELMOUSTAPHA OULD-AHMED-VALL , TOLL BRET , CORBAL JESUS , NARAIKIN ANDREY
IPC分类号： G06F9/30
CPC分类号： G06F9/30036 , G06F9/3001 , G06F9/30029 , G06F9/30032 , G06F9/30098 , G06F9/30145 , G06F9/3016
摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor a data element shuffle and an operation on the shuffled data elements in response to a single data element shuffle and an operation instruction that includes a destination vector register operand, a first and second source vector register operands, an immediate value, and an opcode are described.
摘要翻译：用于在计算机处理器中执行数据元素混洗和混洗数据元素上的操作以响应单个数据元素混洗和操作指令的系统，装置和方法的实施例，所述操作指令包括目的地矢量寄存器操作数，第一和第二描述了源矢量寄存器操作数，立即值和操作码。

4. 发明专利

DE102018125817A1 Systeme und Verfahren zum Laden eines Kachelregisterpaars 未知
公开(公告)号：DE102018125817A1
公开(公告)日：2019-07-04
申请号：DE102018125817
申请日：2018-10-18
申请人： INTEL CORP
发明人： SADE RAANAN , RUBANOVICH SIMON , GRADSTEIN AMIT , SPERBER ZEEV , HEINECKE ALEXANDER , VALENTINE ROBERT , CHARNEY MARK , TOLL BRET , CORBAL JESUS , OULD-AHMED-VALL ELMOUSTAPHA , ADELMAN MENACHEM
IPC分类号： G06F9/38
摘要： Hier dargelegte Ausführungsformen betreffen Systeme und Verfahren zum Laden eines Kachelregisterpaars. In einem Beispiel umfasst ein Prozessor Decodierschaltkreise zum Decodieren einer Ladematrixpaaranweisung mit Feldern für einen Opcode und Quellen- und Zielkennungen zum Identifizieren von Quellen- bzw. Zielmatrizen, wobei jede Matrix einen PAIR-Parameter gleich TRUE aufweist; und Ausführungsschaltkreise zum Ausführen der decodierten Ladematrixpaaranweisungen zum Laden jedes Elements linker und rechter Kacheln der identifizierten Zielmatrix aus entsprechenden Elementpositionen von linken bzw. rechten Kacheln der identifizierten Quellenmatrix, wobei das Ausführen beginnend mit der ersten Zeile an einer Zeile der identifizierten Zielmatrix auf einmal operiert.

5. 发明专利

DE102018126036A1 SYSTEME UND VERFAHREN ZUM SETZEN EINES KACHELREGISTERPAARS AUF NULL 未知
公开(公告)号：DE102018126036A1
公开(公告)日：2019-07-04
申请号：DE102018126036
申请日：2018-10-19
申请人： INTEL CORP
发明人： SADE RAANAN , RUBANOVICH SIMON , GRADSTEIN AMIT , SPERBER ZEEV , HEINECKE ALEXANDER , VALENTINE ROBERT , CHARNEY MARK , TOLL BRET , CORBAL JESUS , OULD-AHMED-VALL ELMOUSTAPHA , ADELMAN MENACHEM , HADAS EYAL
IPC分类号： G06F9/30
摘要： Hier dargelegte Ausführungsformen betreffen Systeme und Verfahren zum Nullen eines Kachelregisterpaars. In einem Beispiel umfasst ein Prozessor Decodierschaltkreise zum Decodieren einer Matrixpaar-Nullungsanweisung mit Feldern für einen Opcode und einer Kennung zum Identifizieren einer Zielmatrix mit einem PAIR-Parameter gleich TRUE; und Ausführungsschaltkreise zum Ausführen der decodierten Matrixpaar-Nullungsanweisung zum Nullen jedes Elements einer linken Matrix und einer rechten Matrix der identifizierten Zielmatrix.

6. 发明专利

DE60038693D1 未知
公开(公告)号：DE60038693D1
公开(公告)日：2008-06-05
申请号：DE60038693
申请日：2000-10-11
申请人： INTEL CORP
发明人： RODGERS DION , TOLL BRET , WOOD AMIEE
IPC分类号： G06F9/46 , G06F15/00 , G06F9/38
摘要： A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.

7. 发明公开

EP3014416A4 MULTIPLE REGISTER MEMORY ACCESS INSTRUCTIONS, PROCESSORS, METHODS, AND SYSTEMS 审中-公开
标题翻译：存储器访问命令，处理器，方法，并与多种寄存器的系统
公开(公告)号：EP3014416A4
公开(公告)日：2017-02-22
申请号：EP14817022
申请日：2014-06-26
申请人： INTEL CORP
发明人： HINTON GLENN , TOLL BRET , SINGHAL RONAK
IPC分类号： G06F9/06 , G06F9/30 , G06F12/08
CPC分类号： G11C7/1036 , G06F9/30043 , G06F9/30109 , G06F9/30163
摘要： A processor includes N-bit registers and a decode unit to receive a multiple register memory access instruction. The multiple register memory access instruction is to indicate a memory location and a register. The processor includes a memory access unit coupled with the decode unit and with the N-bit registers. The memory access unit is to perform a multiple register memory access operation in response to the multiple register memory access instruction. The operation is to involve N-bit data, in each of the N-bit registers comprising the indicated register. The operation is also to involve different corresponding N-bit portions of an M×N-bit line of memory corresponding to the indicated memory location. A total number of bits of the N-bit data in the N-bit registers to be involved in the multiple register memory access operation is to amount to at least half of the M×N-bits of the line of memory.

8. 发明专利

DE102018125805A1 SYSTEME, VERFAHREN, UND VORRICHTUNGEN FÜR SKALARPRODUKTOPERATIONEN 未知
公开(公告)号：DE102018125805A1
公开(公告)日：2019-07-04
申请号：DE102018125805
申请日：2018-10-17
申请人： INTEL CORP
发明人： SADE RAANAN , RUBANOVICH SIMON , GRADSTEIN AMIT , SPERBER ZEEV , HEINECKE ALEXANDER , VALENTINE ROBERT , CHARNEY MARK , TOLL BRET , CORBAL JESUS , OULD-AHMED-VALL ELMOUSTAPHA , ADELMAN MENACHEM
IPC分类号： G06F9/38
摘要： Hier dargelegte Ausführungsformen betreffen Matrixoperationen. Zum Beispiel werden Ausführungsformen der Anweisungsunterstützung für Matrix- bzw. Kachel-Skalarproduktoperationen dargelegt. Beispielhafte Anweisungen umfassen Berechnen eines Skalarprodukts vorzeichenbehafteter Wörter und Akkumulieren von Datenelementen eines Matrixpaars in einem Quadwort. Zusätzlich werden in einigen Fällen nichtakkumulierende Quadwort-Datenelemente des Matrixpaars auf null gesetzt.

9. 发明专利

DE102018128939A1 Vorrichtung und Verfahren zur Vektormultiplikation vorzeichenbehafteter Wörter, Rundung und Sättigung 未知
公开(公告)号：DE102018128939A1
公开(公告)日：2019-06-27
申请号：DE102018128939
申请日：2018-11-19
申请人： INTEL CORP
发明人： MADDURI VENKATESWARA , MURRAY CARL , OULD-AHMED-VALL ELMOUSTAPHA , CHARNEY MARK , VALENTINE ROBERT , CORBAL JESUS , GIRKAR MILIND , TOLL BRET
IPC分类号： G06F9/30
摘要： Vorrichtung und Verfahren zum Ausführen einer vorzeichenbehafteten gebrochenen Multiplikation gepackter Datenelemente. Eine Ausführungsform eines Prozessors umfasst z. B. Folgendes: einen Decodierer, um einen Befehl zu decodieren; ein erstes Quellregister, um erste mehrere gepackte vorzeichenbehaftete Wortdatenelemente zu speichern; ein zweites Quellregister, um zweite mehrere gepackte vorzeichenbehaftete Wortdatenelemente zu speichern; ein Steuerregister, um einen Rundungssteuerwert zu speichern, um eine Rundungsbetriebsart anzugeben; eine Ausführungsschaltungsanordnung, um den decodierten Befehl auszuführen, wobei die Ausführungsschaltungsanordnung Folgendes umfasst: eine Multipliziererschaltungsanordnung, um jedes der gepackten vorzeichenbehafteten Wortdatenelemente der ersten Mehreren mit einem entsprechenden gepackten vorzeichenbehafteten Wortdatenelement der zweiten Mehreren gleichzeitig zu multiplizieren, um mehrere vorzeichenbehaftete Doppelwortprodukte zu erzeugen; eine Umsetzungsschaltungsanordnung, um die mehreren vorzeichenbehafteten Doppelwortprodukte in mehrere gebrochene vorzeichenbehaftete Wörter umzusetzen, wobei die Umsetzungsschaltungsanordnung eine Rundungsschaltungsanordnung enthält, um die vorzeichenbehafteten Doppelwortprodukte in Übereinstimmung mit der durch den Rundungssteuerwert angegebenen Rundungsbetriebsart zu runden, um die mehreren gebrochenen vorzeichenbehafteten Wörter zu erzeugen; und ein Zielregister, um die mehreren gebrochenen vorzeichenbehafteten Wörter als gepackte vorzeichenbehaftete gebrochene Wortdatenelemente an spezifizierten Datenelementpositionen innerhalb des Zielregisters zu speichern.

10. 发明专利

AT393429T 未知
公开(公告)号：AT393429T
公开(公告)日：2008-05-15
申请号：AT00970828
申请日：2000-10-11
申请人： INTEL CORP
发明人： RODGERS DION , TOLL BRET , WOOD AMIEE
IPC分类号： G06F9/46 , G06F15/00 , G06F9/38
摘要： A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.

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