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1. 发明专利

JP2014049768A Semiconductor device and manufacturing method of the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2014049768A
公开(公告)日：2014-03-17
申请号：JP2013180908
申请日：2013-09-02
申请人： Imec , アイメックImec , Taiwan Semiconductor Manufacturing Company Ltd , タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッドTaiwan Semiconductor Manufacturing Company Ltd.
发明人： LIESBETH WITTERS , VOS RITA , BRUNCO DAVID , VAN DAL MARCUS JOHANNES HENRICUS
IPC分类号： H01L21/28 , H01L21/336 , H01L29/417 , H01L29/78
CPC分类号： H01L29/78 , H01L21/28255 , H01L21/28518 , H01L21/76814 , H01L29/165 , H01L29/41775 , H01L29/41783 , H01L29/45 , H01L29/665 , H01L29/66545 , H01L29/6656 , H01L29/66628
摘要： PROBLEM TO BE SOLVED: To provide an improved method by a germanidation process of reducing or avoiding formation of voids in a transistor device including germanium-based channel layer, source region and drain region.SOLUTION: A semiconductor device manufacturing method comprises: a process of forming a gate structure 5 on a germanium-containing channel layer 20 formed on a substrate and between a germanium-based source region 3 and drain region 4 which are opposite to each other with respect to the germanium-containing channel layer; a process of forming a cap layer 7 containing Si and Ge on the germanium-based source region and drain region; a process of depositing a metal layer 54 on the cap layer; performing a temperature step to alter at least a part of a cap layer to a metal germano-silicide which does not dissolve in a predetermined etchant composed to dissolve metal; and a process of selectively removing unconsumed metal from the substrate by the predetermined etchant.
摘要翻译：要解决的问题：提供一种通过锗化过程减少或避免在包括锗基通道层，源极区和漏极区的晶体管器件中形成空隙的改进方法。解决方案：一种半导体器件制造方法，包括：在形成于基板上的含锗沟道层20上形成相对于含锗沟道层彼此相对的锗系源极区域3和漏极区域4之间的栅极结构5; 在锗系源极区域和漏极区域上形成含有Si和Ge的覆盖层7的工序; 在盖层上沉积金属层54的工艺; 执行温度步骤以将覆盖层的至少一部分改变为不溶于构成溶解金属的预定蚀刻剂中的金属锗硅化物; 以及通过预定蚀刻剂从衬底中选择性去除未消耗金属的工艺。

2. 发明专利

JP2013166689A Mask structure and method for defect-free heteroepitaxial 有权
标题翻译：无缺陷异构体的掩模结构和方法
公开(公告)号：JP2013166689A
公开(公告)日：2013-08-29
申请号：JP2013027626
申请日：2013-02-15
申请人： Imec , アイメックImec
发明人： VINCENT BENJAMIN , THEAN AARON , LIESBETH WITTERS
IPC分类号： C30B25/04 , H01L21/205
CPC分类号： H01L21/02639 , C30B19/00 , C30B19/12 , C30B23/04 , C30B25/04 , H01L21/02381 , H01L21/02422 , H01L21/02532 , H01L21/02538 , H01L21/02647 , H01L21/02664 , H01L21/762 , H01L29/0653 , H01L29/66795 , H01L29/7851
摘要： PROBLEM TO BE SOLVED: To provide a mask-producing method for producing a defect-free epitaxially grown structure comprising one crystalline material on a substrate comprising the other crystalline material, the two materials having difference lattice constants.SOLUTION: A mask comprises the following two levels. A first level 10 comprises a first layer provided with a first opening, for example, first trench 1, the bottom of which is formed by a substrate 3 formed of the first material. A second level 20 comprises at least a barrier placed on at least two opposite sides of the trench 2. According to a preferred embodiment, the second level 20 comprises one or more second trenches 2 arranged perpendicularly to the first trench 1. The height hand width wof the first trench 1 and the height hand width wof the second trench 2 are such that defects generated in the epitaxially grown layer of a second material at the substrate 3 portion at the bottom of the first trench 1, and propagating in the direction of the second trenches are trapped in the first trench.
摘要翻译：要解决的问题：提供一种制造无缺陷外延生长结构的掩模生产方法，其包括在包含另一结晶材料的基底上的一种结晶材料，所述两种材料具有不同的晶格常数。解决方案：掩模包括以下两个水平。第一级10包括设置有第一开口的第一层，例如第一沟槽1，第一沟槽1的底部由第一材料形成的衬底3形成。第二级20至少包括放置在沟槽2的至少两个相对侧上的屏障。根据优选实施例，第二级20包括垂直于第一沟槽1布置的一个或多个第二沟槽2.高度手宽第一沟槽1的第一沟槽和第二沟槽2的高度手宽度ww使得在第一沟槽1的底部处的衬底3部分处的第二材料的外延生长层中产生的缺陷沿着第二沟槽1的方向传播第二个沟槽被困在第一个沟槽中。

3. 发明专利

JP2014042008A Method for manufacturing field-effect semiconductor device 有权
标题翻译：制造场效应半导体器件的方法
公开(公告)号：JP2014042008A
公开(公告)日：2014-03-06
申请号：JP2013149246
申请日：2013-07-18
申请人： Imec , アイメックImec
发明人： LIESBETH WITTERS
IPC分类号： H01L21/336 , H01L21/316 , H01L29/78
CPC分类号： H01L29/66545 , H01L21/28255 , H01L29/1054 , H01L29/165 , H01L29/41783 , H01L29/6653 , H01L29/6656 , H01L29/66628 , H01L29/7781 , H01L29/78684
摘要： PROBLEM TO BE SOLVED: To provide a method for manufacturing a transistor device including a germanium channel layer with improved offset spacer profile.SOLUTION: A method for manufacturing a FET transistor device including a germanium channel layer (CL) comprises the steps of: providing a dummy gate structure (DG) including a silicon layer or a SiGe layer on the germanium channel layer; subjecting the germanium channel layer and the gate structure to a solution adapted for forming a silicon oxide on side surfaces of the silicon layer or the SiGe layer and for removing any germanium oxide formed on the germanium channel layer and forming sidewalls (SW1 and SW2); and providing elevated source/drain structures (S and D) on the germanium channel layer adjacent to the dummy structure by selectively epitaxially growing a source/drain material on the germanium channel layer.
摘要翻译：要解决的问题：提供一种制造包括具有改进的偏移间隔物轮廓的锗通道层的晶体管器件的方法。解决方案：一种用于制造包括锗沟道层（CL）的FET晶体管器件的方法，包括以下步骤：在锗沟道层上包括硅层或SiGe层的虚拟栅极结构（DG）; 将锗沟道层和栅极结构经受适于在硅层或SiGe层的侧表面上形成氧化硅并且用于去除形成在锗沟道层上并形成侧壁（SW1和SW2）的任何锗氧化物的溶液; 以及通过在锗沟道层上选择性地外延生长源极/漏极材料，在与虚设结构相邻的锗沟道层上提供升高的源/漏结构（S和D）。

4. 发明专利

JP2013138201A Method for manufacturing field-effect semiconductor device following replacement gate process 审中-公开
标题翻译：在更换门过程中制造场效应半导体器件的方法
公开(公告)号：JP2013138201A
公开(公告)日：2013-07-11
申请号：JP2012277194
申请日：2012-12-19
申请人： Imec , アイメックImec , Katholieke Univ Leuven Ku Leuven R&D , カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディKatholieke Universiteit Leuven,K.U.Leuven R&D
发明人： LIESBETH WITTERS , JEROME MITARD , HELLINGS GEERT
IPC分类号： H01L21/336 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L29/66477 , H01L29/6653 , H01L29/66545 , H01L29/66553 , H01L29/66628 , H01L29/66636 , H01L29/78
摘要： PROBLEM TO BE SOLVED: To improve the alignment precision of a source and a drain relative to a gate by use of dummy gate processes.SOLUTION: The invention comprises: forming a temporary dummy gate over a semiconductor substrate SL; forming temporary first gate insulating spacers at the sidewalls of the temporary dummy gate; forming a source S2 and a drain D2 using the positions of the sidewalls of the temporary first gate insulating spacers as reference points; forming second gate insulating spacers S22 at the sidewalls of the temporary dummy gate; removing the temporary dummy gate and the temporary first gate insulating spacers, thereby forming a recess part; and forming a dielectric layer DL and a gate electrode GE in the recess part. Through these processes, the precision in relative positions between the gate electrode GE and the source S2/drain D2 is improved by controlling the thickness of the dielectric layer DL.
摘要翻译：要解决的问题：通过使用虚拟栅极工艺来提高源极和漏极相对于栅极的对准精度。解决方案：本发明包括：在半导体衬底SL上形成一个临时虚拟栅极; 在临时伪栅极的侧壁处形成临时的第一栅极绝缘间隔物; 使用临时第一栅极绝缘间隔物的侧壁的位置作为基准点形成源极S2和漏极D2; 在临时虚拟门的侧壁处形成第二栅极绝缘间隔物S22; 去除所述临时伪栅极和所述临时第一栅极绝缘间隔物，由此形成凹部; 以及在凹部中形成电介质层DL和栅电极GE。通过这些处理，通过控制电介质层DL的厚度来提高栅电极GE和源S2 /漏极D2之间的相对位置的精度。

5. 发明专利

JP2015008291A 歪み半導体構造を形成する方法审中-公开
标题翻译：形成应变半导体结构的方法
公开(公告)号：JP2015008291A
公开(公告)日：2015-01-15
申请号：JP2014128501
申请日：2014-06-23
申请人：アイメック・ヴェーゼットウェーImec Vzw , Imec Vzw , アイメック・ヴェーゼットウェーImec Vzw , 三星電子株式会社Samsung Electronics Co.,Ltd. , Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： LEE SEUNG HUN , LIESBETH WITTERS , ROGER LAW
IPC分类号： H01L21/3065 , H01L21/76
CPC分类号： H01L21/02658 , H01L21/02587 , H01L21/3065 , H01L21/76224 , H01L29/1054
摘要：【課題】新規な、歪み半導体構造を形成する方法を提供する。【解決手段】歪み緩和バッファ層204を設ける工程、歪み緩和バッファ層204の上に犠牲層206を形成する工程、犠牲層206を貫通するシャロートレンチアイソレーション構造208を形成する工程、犠牲層206の上の酸化物層を少なくとも一部210除去する工程、歪み緩和バッファ層204の一部が露出するように犠牲層206をエッチングする工程、歪み緩和バッファ層204の露出部分210の上に歪み半導体構造212を形成する工程、を含む。【選択図】図2
摘要翻译：要解决的问题：提供形成应变半导体结构的新颖方法。解决方案：形成应变半导体结构的方法包括以下步骤：提供应变松弛缓冲层204; 在应变松弛缓冲层204上形成牺牲层206; 形成穿过牺牲层206的浅沟槽隔离结构208; 去除牺牲层206上的氧化物层的至少一部分; 蚀刻牺牲层206，以使应变松弛缓冲层204的一部分露出; 以及在应变松弛缓冲层204的暴露部分210上形成应变半导体结构212。

6. 发明专利

JP2015056665A トランジスタの製造方法および関連した基板审中-公开
标题翻译：制造晶体管和相关基板的方法
公开(公告)号：JP2015056665A
公开(公告)日：2015-03-23
申请号：JP2014183477
申请日：2014-09-09
申请人：アイメック・ヴェーゼットウェーImec Vzw , Imec Vzw , アイメック・ヴェーゼットウェーImec Vzw
发明人： NIAM WALDRON , LIESBETH WITTERS
IPC分类号： H01L21/8238 , H01L21/20 , H01L21/76 , H01L27/08 , H01L27/092 , H01L27/12 , H01L29/786
CPC分类号： H01L27/0922 , H01L21/762 , H01L21/823807 , H01L21/823821 , H01L21/823878 , H01L21/8258 , H01L27/0924 , H01L29/045 , H01L29/0653 , H01L29/161 , H01L29/20 , H01L29/267
摘要：【課題】CMOSデバイスを製造する方法を提供する。【解決手段】・シリコン基板1を備えた出発基板であって、その表面は(100)結晶面に沿って配向し、そのノッチは方向に沿って配向している出発基板を用意するステップと、STI構造を第1所定領域に形成し、これによりシリコン基板から延びるシリコン突起として埋め込まれ、STI構造を用いて互いに隔離したチャネルエリアを基板に画定するステップと、シリコン突起を除去し、これによりトレンチを作成するステップと、III−V族材料をトレンチ内でエピタキシャル成長することによって、トレンチを充填し、これにより本質的に無欠陥である第1型のトランジスタのチャネル構造6を形成するステップと、を含む。【選択図】図6
摘要翻译：要解决的问题：提供一种用于制造CMOS器件的方法。解决方案：一种方法，包括：提供一个起始衬底，其包括硅衬底1，该衬底具有沿（100）晶面取向的表面， <100>方向; 在第一预定区域中形成STI结构，从而在衬底中限定被实施为从硅衬底延伸并且通过STI结构彼此隔离的硅突起的沟道区域; 去除硅突起，从而产生沟槽; 以及通过在沟槽中外延生长III-V材料来填充沟槽，从而形成基本上无缺陷的第一类晶体管的沟道结构6。

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