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1. 发明申请

WO2003081398A3 VORRICHTUNG UND VERFAHREN ZUM SICHEREN LADEN VON NUTZDATEN 审中-公开
公开(公告)号：WO2003081398A3
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002974
申请日：2003-03-21
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/00
摘要： Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.

2. 发明申请

WO2003081367A2 REGISTERZELLE UND VERFAHREN ZUM SCHREIBEN AUF DIE REGISTERZELLE 审中-公开
标题翻译：寄存器单元和方法写在寄存器单元
公开(公告)号：WO2003081367A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002755
申请日：2003-03-17
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , ROEMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F
CPC分类号： G11C7/22 , G11C2207/007 , G11C2207/2227
摘要： Eine Registerzelle umfasst einen ersten Eingang (10) für eine in die Registerzelle zu schreibende Dateneinheit. Die Registerzelle umfasst ferner einen zweiten Eingang (12) für eine in die Registerzelle zu schreibende negierte Dateneinheit. Mit dem ersten Eingang (10) ist einerstes Paar (14) von gegensinnig gekoppelten Invertern (14a, 14b) alserste Speicherschaltung koppelbar. Mit dem zweiten Eingang (12) istein zweites Paar von gegensinnig gekoppelten Invertern (16a, 16b) als zweite Speicherschaltung koppelbar. Die Verwendung zweier gegensinniggekoppelter Paare von Invertern ermöglicht es, sowohl den ersten Eingang (10) als auch den zweiten Eingang (12) des Registers entwederauf einen hohen Spannungszustand (Precharge) oder auf einen niedrigen Spannungszustand (Discharge) zu initialisieren (30), derart, daß derLeistungsverbrauch der Registerzelle von einem Arbeitstakt zu nächsten homogenisiert ist.
摘要翻译：甲寄存器单元包括用于第一输入（10），要被写入到所述寄存器单元中的数据单元。寄存器单元进一步包括用于第二输入（12），要被写入到所述寄存器单元否定数据单元。到第一输入端（10）是相对地einerstes耦合的反相器对（14）（14A，14B）alserste存储器电路耦合。带相反耦合的反相器的第二输入端（12）Istein第二对（16A，16B），其耦合到所述第二存储器电路。使用两个相对连接对反相器的同时允许所述第一输入端（10）作为第二输入和（12）的寄存器或者在高电压状态（预充电）的或低电压状态（放电）来初始化（30），以这样的方式寄存器单元的所述功率消耗通过一个工作循环到下均质化。

3. 发明申请

WO2003104975A3 PROZESSOR UND VERFAHREN ZUM GLEICHZEITIGEN AUSFÜHREN EINER BERECHNUNG UND EINES KOPIERVORGANGS 审中-公开
公开(公告)号：WO2003104975A3
公开(公告)日：2003-12-18
申请号：PCT/EP2003/005642
申请日：2003-05-28
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F9/302
摘要： Ein Prozessor umfaßt ein Quellregister (10) mit einem Quellregisterinhalt, ein Zielregister (12), ein Rechenwerk (14) zum Durchführen einer Berechnung unter Verwendung des Quellregisterinhalts, wobei die Berechnung in mehreren Berechnungszyklen ausführbar ist, und wobei in jedem Zyklus lediglich ein Teil des Quellregisterinhalts verwendbar ist, einen Datenbus (18), der mit dem Quellregister (10), dem Zielregister (12) und dem Rechenwerk (14) verbunden ist, sowie eine Prozessorsteuerung. Die Prozessorsteuerung ist betreibbar, um während der Berechnung den Quellregisterinhalt in Portionen dem Rechenwerk einerseits und dem Zielregister andererseits über den Datenbus zuzuführen, so daß nach einer Ausführung der Berechnung der Quellregisterinhalt in das Zielregister geschrieben ist. Damit ist es möglich, für portionsweise zu verarbeitende lange Operanden eine Registerkopie von einem Quellregister in ein Zielregister über einen begrenzten Datenbus ohne zusätzliche Maschinenzyklen zu erreichen.

4. 发明申请

WO2003081398A2 VORRICHTUNG UND VERFAHREN ZUM SICHEREN LADEN VON NUTZDATEN 审中-公开
标题翻译：装置和方法用于安全装载用户数据
公开(公告)号：WO2003081398A2
公开(公告)日：2003-10-02
申请号：PCT/EP2003/002974
申请日：2003-03-21
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , FISCHER, Wieland , JANSSEN, Norbert , RÖMER, Tanja , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/00
CPC分类号： G06F21/79
摘要： Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.
摘要翻译：用于数据载体（10）上的用户数据的安全充电具有虚设数据单元被首先提供（14），其可以是随机数。另外，有效负载单元被提供（14）从Nutzdateneinheiten的序列衍生和表示有效载荷。抵御性能分析，用于确定经处理的用户数据的汉明权重，加载净荷单元到数据载体（10），沿z之前。 B.是寄存器或总线，最初装载的虚设数据单元。因此攻击者只能确定有效载荷单元和伪数据单元的组合的汉明权重，而不是有效载荷单元本身的汉明权重。

5. 发明申请

WO2002067108A2 VERFAHREN UND VORRICHTUNG ZUM MODULAREN MULTIPLIZIEREN UND RECHENWERK ZUM MODULAREN MULTIPLIZIEREN 审中-公开
标题翻译：方法和设备模块化乘以处理单元模块化倍增
公开(公告)号：WO2002067108A2
公开(公告)日：2002-08-29
申请号：PCT/EP2002/000719
申请日：2002-01-24
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , SEDLAK, Holger , JANSSEN, Norbert , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , SEDLAK, Holger , JANSSEN, Norbert , SEIFERT, Jean-Pierre
IPC分类号： G06F7/72
CPC分类号： G06F7/722 , G06F7/724
摘要： Verfahren und Vorrichtung zum modularen Multiplizieren und Rechenwerk zum modularen Multiplizieren Bei einem Verfahren zum modularen Multiplizieren eines Multi-plikanden (C) mit einem Multiplikator (M) unter Verwendung eines Moduls (N), wobei der Multiplikand, der Multiplikator und der Modul Polynome einer Variablen sind, wird ein Multi-plikations-Vorausschau-Verfahren (210), um einen Multiplika-tions-Verschiebungswert (sZ) zu erhalten, ausgeführt. Ein Zwischenergebnis-Polynom (Z) wird um die Anzahl von Stellen des Multiplikations-Verschiebungs-Werts (sZ) nach links ver-schoben (214), um ein verschobenes Zwischenergebnis-Polynom (Z') zu erhalten. Darüber hinaus wird ein Reduktions-Vorausschau-Verfahren (212), um einen Reduktions-Verschiebungswert (sN) zu erhalten, ausgeführt, wobei der Re-duktions-Verschiebungswert gleich der Differenz des Grads des verschobenen Zwischenergebnis-Polynoms (Z') und des Grads des Modul-Polynoms (N) ist. Hierauf wird das Modul-Polynom um ei-ne Anzahl von Stellen gleich dem Reduktions-Verschiebungswert verschoben (216), um ein verschobenes Modul-Polynom zu erhal-ten. In einer Drei-Operanden-Addition (218) werden das ver-schobene Zwischenergebnis-Polynom (Z') und der Multiplikand (C) summiert, und das verschobene Modul-Polynom (N') wird subtrahiert, um ein aktualisiertes Zwischenergebnis-Polynom (Z) zu erhalten. Durch iteratives Ausführen (226) der vorste-henden Schritte wird die modulare Multiplikation nach und nach abgearbeitet, bis sämtliche Potenzen des Multiplikator-Polynoms verarbeitet sind. Durch eine Übertrag-Abschalt-Funktion ist es möglich, sowohl eine Z/NZ-Arithmetik als auch eine GF(2n)-Arithmetik auf einem einzigen Langzahl-Rechenwerk auszuführen.
摘要翻译：由乘法器使用模数（N），变量的被乘数，乘数和模量多项式（M）的方法和用于模乘和算术单元，用于模块化乘以用于多plikanden（C）的模乘的方法装置是，是一种多plikations先行方法（210），以获得一个乘法器 - 蒸发散移位值（一个或多个Z）被执行。中间结果多项式（Z）（SZ），得到的乘法移位值的位数向左VER-插入（214），一个移位的中间结果多项式（Z“）。此外，为了获得一个还原位移值（S N）的减小先行方法（212）被执行，其中，所述还原移位值等于所述移位的中间结果多项式（Z“）的程度的差和度是模多项式（N）。然后，模块多项式等于通过的位置处的还原位移值（216）到第保护者-移位模数多项式EI-NE号码移位。在三操作数加法（218）移位的中间结果多项式（Z“）是和所述被乘数（C）被相加，和该移模数多项式（N”）减去更新的中间结果多项式（以获得Z）。通过迭代地执行（226）所述vorste-Henden步骤被处理的模乘逐渐直到乘法器多项式的所有权力被处理。由进位关控制功能，因此能够同时执行Z / NZ算术以及一个GF（2 n）的算术单长数算术逻辑单元上。

6. 发明申请

WO2003085512A3 RECHENWERK UND VERFAHREN ZUM SUBTRAHIEREN 审中-公开
公开(公告)号：WO2003085512A3
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003401
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/50
摘要： Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen.

7. 发明申请

WO2003021424A2 VERFAHREN UND VORRICHTUNG ZUM MODULAREN MULTIPLIZIEREN 审中-公开
标题翻译：方法和设备模块化倍增
公开(公告)号：WO2003021424A2
公开(公告)日：2003-03-13
申请号：PCT/EP2002/009404
申请日：2002-08-22
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/72
CPC分类号： G06F7/722
摘要： Bei einem Verfahren zum modularen Multiplizieren eines Multiplikanden (C) mit einem Multiplikator (M) unter Verwendung eines Moduls (N) werden zunächst l Multiplikations-Verschiebungs-Werte mittels eines Multiplikations-Vorausschau-Verfahrens unter Berücksichtigung von l Blöcken von Stellen des Multiplikators (M), die aneinander angrenzen, ermittelt (10). Hierauf werden l Reduktions-Verschiebungs-Werte mittels eines Reduktions-Vorausschau-Verfahrens für die l Blöcke von Stellen des Multiplikators (M) ermittelt (13). Ein Zwischenergebnis (Z) aus einem vorherigen Iterationsschritt, der Modul (N) oder ein von dem Modul abgeleiteter Wert und der Multiplikand (C) werden mit den l Multiplikations-Verschiebungs-Werten und den l Reduktions-Verschiebungs-Werten beaufschlagt (16), um die 2l+1 Operanden (17) zu erhalten. Mittels eines Multioperandenaddierers (18) werden die 2l+1 Operanden zusammengefaßt, um ein aktualisiertes Zwischenergebnis (Z') für einen auf den vorherigen Iterationsschritt folgenden Iterationsschritt zu erhalten, wobei die Iteration so lange fortgesetzt wird, bis sämtliche Stellen des Multiplikators (M) abgearbeitet sind. Abhängig von der Anzahl von Operanden wird die Anzahl von zu berechnenden Zyklen reduziert, so daß auf Kosten eines größeren Hardware-Aufwands eine schnellere Berechnung der modularen Multiplikation möglich ist.
摘要翻译：在用于模块化通过使用弹性模量（N）乘法器（M）被乘数（C）相乘的方法是通过在考虑的乘数的位升块的乘法先行方法的装置（第一升乘法移位值M ），彼此相邻的被确定（10）。接着通过的乘数（M）的数字的L个块还原 - 先行方法的手段升减少移值被确定（13）。中间结果（Z）来自先前迭代步骤中，模数（N），或从模值导出的值与被乘数（C）与所述升乘法移位值和施加的升还原位移值（16）以获得21 + 1个操作数（17）。通过Multioperandenaddierers的装置（18）总结了21 + 1点的操作数以获得更新的中间结果（Z“），用于以下的迭代前面的迭代步骤，迭代继续，直到所执行的乘数的所有数字（M）是。根据操作数来计算的循环的数目的数目被减少，因此以较大的硬件开销为代价的模乘的更快的计算是可能的。

8. 发明申请

WO2003085499A1 RECHENWERK UND VERFAHREN ZUM ADDIEREN 审中-公开
标题翻译：处理单元和方法ADD
公开(公告)号：WO2003085499A1
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003402
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F1/08
CPC分类号： G06F7/5052
摘要： Ein Rechenwerk umfaßt mehrere Addiererblöcke (10, 12, 14) mit Einzeladdierern, einen Taktgenerator (52) und eine Steuerein-richtung (50). Jedem Addiererblock ist eineÜbertrag-Durchlaufeinrichtung (26, 28, 30) zugeordnet, die bestimmt, ob ein Übertrag einenentsprechenden Addiererblock vollständig durchläuft. Wird bestimmt, daß ein Übertragkeinen Addiererblock durchläuft, so wird das Rechenwerk mit einer Taktperiode getaktet, die ausreichend ist, daß ein Übertrag einen Addiererblock nahezu vollständig durchlaufenkann und zumindest einen Teil eines vorausgehenden Addiererblocks durchlaufen kann. Wird bestimmt, daß ein Übertrag einen Addiererblock vollständig durchläuft, wird einPanik-Signal (260, 280, 300) erzeugt. Der Addierertakt wird verlangsamt, so daß die Takt-periode so groß ist, daß der Übertrag zusätzlich einen weite-ren Addiererblock vollständig durchlaufen kann. Erst im Falle von Panik-Signalen zweier benachbarter Addiererblöcke wird das Rechenwerk so stark verlangsamt, daß ein Übertrag von derniederstwertigen Stelle des Rechenwerks bis zur höchstwerti-gen Stelle des Rechenwerks laufen kann. Damit wird erreicht, daß die Blocklänge verkürzt wird, was in einemhöheren Normaltakt und bei Panik in einem nur leicht reduzierten Addierertakt resultiert.
摘要翻译：一种算术单元，包括多个加法器块（10，12，14）配有Einzeladdierern，一个时钟发生器（52）和一个Steuerein方向（50）的。每个加法器是进位通手段与该相关联的（26，28，30）确定的进位是否通过相应的加法器块完全通过。确定进位没有经过加法器块，所述运算单元被计时的时钟周期，其足以穿过罐的加法器的进位几乎完全和至少能够通过前一加法器的一部分。确定进位通过加法器块完全通过，是产生einPanik信号（300 260，280，）。所述Addierertakt减小，使得时钟周期是如此之大，转印也可以完全通过宽仁加法器。仅在两个相邻的加法器块的恐慌信号的情况下，计算单元是如此大大延迟该derniederstwertigen代替计算单元中的转移可以运行多达höchstwerti基因代替计算单元。这确保了块长度变短，从而导致在仅稍微减小Addierertakt更高正常时钟和恐慌得以实现。

9. 发明申请

WO2002073394A2 VERFAHREN UND VORRICHTUNG ZUM MODULAREN MULTIPLIZIEREN 审中-公开
标题翻译：方法和设备模块化倍增
公开(公告)号：WO2002073394A2
公开(公告)日：2002-09-19
申请号：PCT/EP2002/000734
申请日：2002-01-24
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , SEDLAK, Holger , JANSSEN, Norbert , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , SEDLAK, Holger , JANSSEN, Norbert , SEIFERT, Jean-Pierre
IPC分类号： G06F7/72
CPC分类号： G06F7/722
摘要： Verfahren und Vorrichtung zum modularen MultiplizierenBei einem Verfahren zum modularen Multiplizieren unter Verwendung eines Multiplikations-Vorausschau-Verfahrens zum Berechnen eines Multiplikations-Verschiebungswerts und eines Reduktions-Vorausschau-Verfahrens zum Berechnen eines Reduktions-Verschiebungswerts wird ein Modul zunächst in einen transformierten Modul transformiert (10), der größer als der Modul ist. Die Transformation wird so durchgeführt, daß ein vorbestimmter Bruchteil des transformierten Moduls eine höherwertige Stelle mit einem ersten vorbestimmten Wert hat, dem zumindest eine niederwertige Stelle folgt, die einen zweiten vorbestimmten Wert hat. Während des iterativen Abarbeitens (12) der modularen Multiplikation unter Verwendung des Multiplikations-Vorausschau-Verfahrens und des Reduktions-Vorausschau-Verfahrens wird der transformierte Modul verwendet, um am Ende der Iteration ein transformiertes Ergebnis für die modulare Multiplikation zu erhalten. Schließlich wird das transformierte Ergebnis durch modulares Reduzieren unter Verwendung des ursprünglichen Moduls rücktransformiert (14). Durch die erfindungsgemäße Transformation wird das iterative Abarbeiten der modularen Multiplikation vereinfacht, so daß die modulare Multiplikation schneller durchgeführt werden kann.
摘要翻译：模块化MultiplizierenBei方法和装置中使用乘法先行方法用于计算乘法移位值和计算减少移位值的减少先行方法模乘的方法是首先变换成经变换的模量的模块（10）这比模量。该变换中进行，使得具有具有第一预定值，其为至少遵循具有第二预定值的少显著位更显著数字变换模量的预定分数。期间使用所述乘法的先行处理的模乘和模数转换的还原先行方法的迭代工作关（12）被用于获得变换结果为在迭代结束时的模乘。最后，将转化的结果是通过使用原始模块（14）模块化的还原变换回。根据本发明的改造，模乘的迭代处理被简化，从而使模乘可以更快地执行。

10. 发明申请

WO2003085512A2 RECHENWERK UND VERFAHREN ZUM SUBTRAHIEREN 审中-公开
标题翻译：处理单元和方法SUBTRACT
公开(公告)号：WO2003085512A2
公开(公告)日：2003-10-16
申请号：PCT/EP2003/003401
申请日：2003-04-01
申请人： INFINEON TECHNOLOGIES AG , ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
发明人： ELBE, Astrid , JANSSEN, Norbert , SEDLAK, Holger , SEIFERT, Jean-Pierre
IPC分类号： G06F7/50
CPC分类号： G06F7/506 , G06F7/5052
摘要： Ein Rechenwerk umfaßt eine Mehrzahl von Addiererblöcken (200, 202, 204, 206, 208, 210, 212), wobei jeder Addiererblock eine Mehrzahl von Einzeladdierern, einen Übertrag-Eingang (214), einen Übertrag-Ausgang (216) und einen Übertrag-Durchlauf-Ausgang (218) aufweist, wobei durch ein Signal an dem Übertrag-Durchlauf-Ausgang (218) eines Addiererblocks anzeigbar ist, daß einÜbertrag den Addiererblock durchläuft. Abhängig von dem Übertrag-Durchlauf-Ausgangssignaleines Addiererblocks wird ein Taktgenerator zum Speisen der Addiererblöcke mit zu verarbeitendenOperanden verlangsamt. Zur Behandlung eines variablen niederstwertigen Bits ist eine Einrichtung(224) zum Bestimmen, in welchem Addiererblock (206) der Addiererblöcke ein niederstwertiges Biteines zu subtrahierenden Operanden angeordnet ist, vorgesehen. Ferner ist eine Einrichtung (222) zum Deaktivieren des Übertrag-Durchlauf-Ausgangs von einem oder mehreren Addiererblöcken vorgesehen, die für bezüglich des Addiererblocks, in dem sich das niederstwertige Bit des zusubtrahierenden Operanden befindet, niederwertige Stellen vorgesehen sind. Schließlich ist eine Einrichtung (230) zum Einspeisen eines Übertrags (C ein ) in den Übertrag-Eingang des Addiererblocks,in dem sich das niederstwertige Bit des zu subtrahierenden Operanden befindet, angeordnet. Damit wird sichergestellt, daß Bits unterhalb des niederstwertigen Bits des Operanden weder zu künstlichen Panik-Signalen führen noch ein Subtraktionsergebnis verfälschen.
摘要翻译：一种算术单元，包括多个加法器块（200，202，204，206，208，210，212），其中，每个加法器块包括多个Einzeladdierern，一个进位输入（214），一个进位输出（216）和一可转印通过输出（218），其特征在于，通过在加法器块的进位输出通（218）的信号是可显示的那个einÜbertrag通过加法器块。取决于加法器的进位输出通，用于供给加法器的时钟发生器被减缓与处理操作数。用于可变显著位的治疗是用于在加法器块，其加法器模块（206）确定至少显著Biteines设置操作数要被减去，提供了一种装置（224）。被提供，进一步包括用于去激活的一个或多个加法器块进位通输出装置（222），其被设置用于相对于所述加法器块，其中，所述操作数的至少显著位zusubtrahierenden，低级位数。最后，配置有装置（230），用于提供一个进位（CIN）到加法器，其中，所述操作数的至少显著位要被减去的是进位输入。这确保了位导致仍低于操作数既不人工恐慌信号的至少显著位扭曲减法。

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