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    • 2. 发明授权
      US5491435A Data sensing circuit with additional capacitors for eliminating parasitic capacitance difference between sensing control nodes of sense amplifier 失效
    • Data sensing circuit with additional capacitors for eliminating parasitic capacitance difference between sensing control nodes of sense amplifier
    • 数据传感电路采用附加电容器，用于消除读出放大器感测控制节点之间的寄生电容差异
    • US5491435A
    • 1996-02-13
    • US341086
    • 1994-11-17
    • Zin-Suk Mun , Myung-Ho Bae
    • Zin-Suk Mun , Myung-Ho Bae
    • G11C11/409 , G11C7/06 , G11C11/407 , G11C11/4091 , H01L21/8242 , H01L27/10 , H01L27/108 , G01R19/00
    • G11C7/065 , G11C11/4091
    • A data sensing circuit for a semiconductor memory device having complementary bit lines, including a PMOS sense amplifier connected between the complementary bit lines, an NMOS sense amplifier connected between the complementary bit lines, a bit line equalization and precharge circuit connected between the complementary bit lines, a sense amplifier equalization and precharge circuit connected between sensing control nodes of the PMOS and NMOS sense amplifiers, a plurality of first capacitors, a plurality of second capacitors, a plurality of first fuses connected between the sensing control node of the PMOS sense amplifier and respective ones of the first capacitors, a plurality of second fuses connected between the sensing control node of the NMOS sense amplifier and respective ones of the second capacitors. Selected ones of the first and/or second fuses can be selectively blown to thereby couple selected ones of the first and/or second capacitors to the sensing control nodes of the PMOS and NMOS sense amplifiers, respectively, to thereby equalize the capacitances of the sensing control nodes even when they have different parasitic capacitances.
    • 一种用于具有互补位线的半导体存储器件的数据感测电路，包括连接在互补位线之间的PMOS读出放大器，连接在互补位线之间的NMOS读出放大器，连接在互补位线之间的位线均衡和预充电电路 连接在PMOS和NMOS读出放大器的感测控制节点之间的感测放大器均衡和预充电电路，多个第一电容器，多个第二电容器，连接在PMOS读出放大器的感测控制节点和 第一电容器中的相应的电容器，连接在NMOS读出放大器的感测控制节点和相应的第二电容器之间的多个第二熔丝。 第一和/或第二熔丝中的选定的熔丝可以被选择性地熔断，从而将第一和/或第二电容器中的选定的电容器分别耦合到PMOS和NMOS读出放大器的感测控制节点，从而均衡感测电容 控制节点，即使它们具有不同的寄生电容。
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    • 5. 发明授权
      US5805605A Semiconductor integrated device 失效
    • Semiconductor integrated device
    • 半导体集成器件
    • US5805605A
    • 1998-09-08
    • US522957
    • 1995-09-01
    • Cheol-Ha Lee , Myung-Ho Bae
    • Cheol-Ha Lee , Myung-Ho Bae
    • G01R31/28 , G11C29/00 , G11C29/02 , G11C29/48 , G11C29/56 , H01L21/66 , H01L21/822 , H01L27/04 , H01L27/10
    • G11C29/48
    • A semiconductor integrated device is disclosed which is capable of selectively executing a memory test and a logic test. The device includes a logic part for realizing a plurality of operation functions in logic, a memory part having a given integration and for storing data, a pad part including a pad for inputting/outputting a control signal according to respective tests, a switch part respectively connected to the logic part, the memory part, and the pad part, and a switch control part for controlling the switch part to thereby selectively control the memory test and the logic test. The semiconductor integrated device according to the present invention is capable of performing a separate logic test by dividing a memory fault and a logic fault on a memory testing path. The semiconductor integrated device has a memory signal path, a logic signal path, and a pad path which are selectively used. In this manner, the semiconductor integrated device enables division of a normal mode and a test mode, and also is capable of selectively testing a logic part and a memory part to thereby improve a quality of a chip embedding a memory. Furthermore, the semiconductor integrated device is capable of improving packaging efficiency without using a separate pin associated with memory control and data input/output.
    • 公开了能够选择性地执行存储器测试和逻辑测试的半导体集成器件。 该装置包括用于实现逻辑中的多个操作功能的逻辑部分，具有给定积分并用于存储数据的存储器部分，包括用于根据各自测试输入/输出控制信号的焊盘的焊盘部分，开关部分 连接到逻辑部分，存储部分和焊盘部分，以及开关控制部分，用于控制开关部分，从而选择性地控制存储器测试和逻辑测试。 根据本发明的半导体集成器件能够通过在存储器测试路径上划分存储器故障和逻辑故障来执行单独的逻辑测试。 半导体集成器件具有选择性地使用的存储信号路径，逻辑信号路径和焊盘路径。 以这种方式，半导体集成器件能够分割正常模式和测试模式，并且还能够选择性地测试逻辑部分和存储器部分，从而提高嵌入存储器的芯片的质量。 此外，半导体集成器件能够在不使用与存储器控制和数据输入/输出相关联的单独引脚的情况下提高封装效率。
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    • 6. 发明授权
      US5535152A Semiconductor chip having a low-noise power supply arrangement 失效
    • Semiconductor chip having a low-noise power supply arrangement
    • 具有低噪声电源装置的半导体芯片
    • US5535152A
    • 1996-07-09
    • US291943
    • 1994-08-17
    • Yong-Joo Han , Myung-Ho Bae
    • Yong-Joo Han , Myung-Ho Bae
    • H01L27/04 , H01L27/02 , H01L27/10
    • H01L27/0218
    • A power supply arrangement for a semiconductor chip includes, in a first preferred embodiment, a power supply voltage line, a ground voltage line, an intermediate voltage line, a plurality of first noise reduction capacitors connected between the intermediate voltage line and the power supply voltage line, and a plurality of second noise reduction capacitors connected between the intermediate voltage line and the ground voltage line. In a second preferred embodiment, the power supply arrangement includes a power supply voltage line, a ground voltage line, a quiet power supply voltage line, a quiet ground voltage line, a plurality of first noise reduction capacitors connected between the power supply voltage line and the quiet ground voltage line, and a plurality of second noise reduction capacitors connected between the ground voltage line and the quiet power supply voltage line.
    • 在第一优选实施例中，用于半导体芯片的电源装置包括电源电压线，接地电压线，中间电压线，连接在中间电压线和电源电压之间的多个第一降噪电容器 并且连接在中间电压线和地电压线之间的多个第二降噪电容器。 在第二优选实施例中，电源装置包括电源电压线，接地电压线，静态电源电压线，静态接地电压线，连接在电源电压线和电源电压线之间的多个第一降噪电容器 连接在地电压线和安静电源电压线之间的多个第二降噪电容器。
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    • 8. 发明授权
      US5467039A Chip initialization signal generating circuit 失效
    • Chip initialization signal generating circuit
    • 芯片初始化信号发生电路
    • US5467039A
    • 1995-11-14
    • US268523
    • 1994-07-06
    • Myung-Ho Bae
    • Myung-Ho Bae
    • G06F1/24 , G11C8/18 , G11C11/401 , G11C11/413 , H03K17/22 , H03K5/153 , H03K17/687
    • G11C8/18 , H01L2924/0002
    • A circuit which is particularly useful as a chip initialization signal generating circuit for initializing the circuits of a semiconductor memory device includes a time delay circuit for generating a second signal a predetermined time after a first signal, e.g., a power supply voltage, is applied thereto, a first inverter for generating a third signal having a first logic level when the second signal is below a trip point level of the first inverter, and a second logic level when the second signal is above the trip point level, and, a trip point level raising circuit coupled to the first inverter for raising the trip point level. The circuit preferably further includes a second inverter for generating a fourth signal having a logic level which is the inverse of the third signal, a direct current path cutoff circuit coupled to the second inverter for cutting off a direct current path through the second inverter, and a buffer circuit for producing the chip initialization signal by appropriately shaping the fourth signal.
    • 作为用于初始化半导体存储器件的电路的芯片初始化信号产生电路特别有用的电路包括一个时间延迟电路，用于在施加第一信号（例如，电源电压）之后的预定时间产生第二信号 第一反相器，用于当第二信号低于第一反相器的跳变点电平时产生具有第一逻辑电平的第三信号，以及当第二信号高于跳变点电平时产生第二逻辑电平，以及跳变点 电平提升电路耦合到第一逆变器以提高跳闸点电平。 电路优选还包括第二反相器，用于产生具有与第三信号相反的逻辑电平的第四信号;耦合到第二反相器的直流通路断路电路，用于切断通过第二反相器的直流通路;以及 用于通过适当地整形第四信号来产生码片初始化信号的缓冲电路。
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    • 9. 发明授权
      US5045720A Method for selecting a spare column and a circuit thereof 失效
    • Method for selecting a spare column and a circuit thereof
    • 选择备用列的方法及其电路
    • US5045720A
    • 1991-09-03
    • US579209
    • 1990-09-05
    • Myung-Ho Bae
    • Myung-Ho Bae
    • G11C8/00 , G11C11/401 , G11C29/00 , G11C29/04
    • G11C29/846
    • There is provided a spare column selection circuit comprising a line switching pair arranged between a spare input/output line pair connected to a spare bit line and a normal input/output line pair connected to a normal bit line pair. The line switching pair are driven by an output of a spare column decoder. A normal line pull-up pair are connected to the corresponding normal input/output line so as to be driven by the output of the spare column decoder. An inverter produces a clock signal having an inverted signal phase against a clock from a spare column decoder, and the inverted clock signal connects the spare input/output line pair to the spare bit line pair.
    • 提供了备用列选择电路，其包括布置在连接到备用位线的备用输入/输出线对与连接到正常位线对的正常输入/输出线对之间的线路切换对。 线路交换对由备用列解码器的输出驱动。 正常线上拉对连接到对应的正常输入/输出线，以便由备用列解码器的输出驱动。 逆变器产生与来自备用列解码器的时钟相反的信号相位的时钟信号，并且反相时钟信号将备用输入/输出线对连接到备用位线对。
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