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    • 1. 发明授权
      US5434815A Stress reduction for non-volatile memory cell 失效
    • Stress reduction for non-volatile memory cell
    • 非易失性记忆体的压力降低
    • US5434815A
    • 1995-07-18
    • US184227
    • 1994-01-19
    • George Smarandoiu , Steven J. Schumann , Tsung-Ching Wu
    • George Smarandoiu , Steven J. Schumann , Tsung-Ching Wu
    • G11C17/00 , G11C16/02 , G11C16/04 , G11C16/06 , G11C16/08 , G11C7/00
    • G11C16/08
    • Non-volatile semiconductor core memory performance is enhanced by reduced stress on core memory cells. Stress is reduced by selectable application of bias voltages to the sense line under control of the word line. The word line is connected to an inverting device in turn connected to a transistor effective for grounding the gate of a variable threshold programmable transistor in the memory cell. Power down of the word line is reflected in synchronous power-down of the sense line. Additionally, with power down, the sense amplifier for the particular core memory cell is disconnected from a master latch circuit, which in turn is connected to a slave latch circuit for applying the previous sense amplifier output to an input/output buffer, in order to secure the data sensed in core memory during read operation. The invention further permits reduced word line voltages during erase operation on the sense line and the variable threshold programmable transistor.
    • 非易失性半导体核心存储器性能通过减少核心存储器单元的应力来增强。 在字线控制下，通过选择性地向感测线施加偏置电压来减小应力。 字线连接到反相器件，反相器件又连接到有效地将存储器单元中的可变阈值可编程晶体管的栅极接地的晶体管。 字线的掉电反映在感测线的同步掉电中。 此外，在断电时，用于特定核心存储器单元的读出放大器与主锁存电路断开，主锁存电路又连接到从锁存电路，用于将先前的读出放大器输出施加到输入/输出缓冲器，以便 在读取操作期间保护在核心存储器中感测的数据。 本发明还允许在感测线和可变阈值可编程晶体管的擦除操作期间减少字线电压。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US4859619A EPROM fabrication process forming tub regions for high voltage devices 失效
    • EPROM fabrication process forming tub regions for high voltage devices
    • EPROM制造工艺形成用于高压装置的桶区域
    • US4859619A
    • 1989-08-22
    • US219924
    • 1988-07-15
    • Tsung-Ching Wu , Geeng-Chuan Chern , James C. Hu
    • Tsung-Ching Wu , Geeng-Chuan Chern , James C. Hu
    • H01L21/762 , H01L21/8247
    • H01L27/11526 , H01L21/76218 , H01L27/11546 , Y10S148/126
    • A process of fabricating high performance EPROMs in which memory cell devices and high voltage circuit devices are formed in p-type tub regions of high threshold voltage. The tub regions are formed by implanting boron ions in photolithographically defined memory cell and high voltage device areas of a p-type wafer substrate, then subjecting the substrate to a high temperature drive-in. The N-channel isolation field is formed separately and has a lower threshold voltage than the tub regions. The isolation field is formed by implanting boron ions around all device areas, including low voltage device areas, using a nitride mask and a low implantation energy. The wafer is then subjected to an anneal step followed by a field oxidation step. The memory cell and other MOS devices are finally formed in the appropriate defined regions. Since the isolation field's threshold voltage can be adjusted separately from the tub regions, the threshold voltage of the field can be reduced making it possible to reduce the isolation spacing of low voltage devices, reduce parasitic capacitance and increase device speed.
    • 制造高性能EPROM的方法，其中存储单元器件和高电压电路器件形成在高阈值电压的p型区域中。 通过在光刻定义的存储单元中注入硼离子和p型晶片衬底的高电压器件区域，然后使衬底经受高温驱入而形成桶区。 N沟道隔离场分开形成，并且具有比桶区域更低的阈值电压。 通过使用氮化物掩模和低注入能量将硼离子注入所有器件区域（包括低电压器件区域）来形成隔离场。 然后对晶片进行退火步骤，然后进行场氧化步骤。 存储单元和其他MOS器件最终形成在适当的限定区域中。 由于隔离场的阈值电压可以与桶区域分开调整，所以可以减小场的阈值电压，从而可以降低低压器件的隔离间隔，降低寄生电容并提高器件速度。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US5081054A Fabrication process for programmable and erasable MOS memory device 失效
    • Fabrication process for programmable and erasable MOS memory device
    • 可编程和可擦除MOS存储器件的制造工艺
    • US5081054A
    • 1992-01-14
    • US652293
    • 1991-02-05
    • Tsung-Ching Wu , Geeng-Chuan Chern
    • Tsung-Ching Wu , Geeng-Chuan Chern
    • H01L21/336 , H01L21/8247
    • H01L27/11521 , H01L27/11524 , H01L29/66825
    • An electrically programmable and electrically erasable MOS memory device having a floating gate which is separated from the semiconductor substrate by a thin oxide layer, the memory device also having an impurity implant in the substrate which extends under an edge of the floating gate beneath the thin oxide layer. In one embodiment the thin oxide layer underlies the entire floating gate while in another embodiment only a portion of a small thin side window extends under the floating gate's edge. Also disclosed is a fabrication process in which the one embodiment is formed by first forming the floating gate over the thin oxide layer and then implanting the impurity near an edge of the floating gate. Later steps with heating cause the implanted impurity to diffuse under the floating gate edge. An alternative process first forms a window in the gate oxide layer and implants the impurity through the window. The window is filled with a thin oxide layer and the floating gate is formed so that its edge lies over a portion of the window. Control gates, sources and drains are formed last.
    • 一种电可编程和电可擦除的MOS存储器件，其具有通过薄氧化物层与半导体衬底分离的浮置栅极，该存储器件还具有在衬底中的杂质注入，其在薄氧化物下面的浮动栅极的边缘下方延伸 层。 在一个实施例中，薄氧化物层位于整个浮动栅极的下面，而在另一个实施例中，小的薄侧视窗的一部分仅在浮动栅极的边缘下方延伸。 还公开了一种制造工艺，其中通过首先在薄氧化物层上形成浮置栅极，然后将杂质在浮动栅极的边缘附近注入而形成。 稍后的加热步骤使注入的杂质在浮动栅极边缘下扩散。 一种替代方法首先在栅极氧化层中形成窗口，并通过窗口植入杂质。 窗口填充有薄的氧化物层，并且浮动栅极形成为使得其边缘位于窗口的一部分上方。 最后形成控制门，源和排水沟。
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