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    • 2. 发明授权
      US08782024B2 Managing the sharing of logical resources among separate partitions of a logically partitioned computer system 失效
    • Managing the sharing of logical resources among separate partitions of a logically partitioned computer system
    • 管理逻辑分区计算机系统的不同分区之间的逻辑资源共享
    • US08782024B2
    • 2014-07-15
    • US10777724
    • 2004-02-12
    • Richard Louis Arndt , Bruce G. Mealey , Steven Mark Thurber
    • Richard Louis Arndt , Bruce G. Mealey , Steven Mark Thurber
    • G06F7/00
    • G06F9/45533 , G06F9/45541 , G06F9/5077
    • A mechanism is provided for sharing resources among logical partitions in a logical partitioned data processing system and for managing the changes to resources in such a way that the sharing operating systems are able to handle the various transitions in a graceful manner. Four hypervisor functions plus a specific return code manage the granting of access of resources owned by one partition to another (client) partition, accepting of granted resources by client partitions, returning of granted resources by client partitions, and rescinding of access by the owning partition. These four hypervisor functions are invoked either explicitly by the owning and client partitions or automatically by the hypervisor in response to partition termination. The hypervisor functions provide the needed infrastructure to manage the sharing of logical resources among partitions.
    • 提供了一种用于在逻辑分区数据处理系统中的逻辑分区之间共享资源并且以这样的方式管理对资源的改变的机制，使得共享操作系统能够以优雅的方式处理各种转换。 四个管理程序功能加上特定的返回代码管理一个分区所拥有的资源到另一个（客户端）分区的授权，客户端分区接受授予的资源，客户机分区返回授权资源，以及由所拥有的分区撤销访问 。 这四个虚拟机管理程序功能由拥有和客户机分区明确地调用，或者由管理程序自动地响应于分区终止而调用。 管理程序功能提供所需的基础设施来管理分区之间逻辑资源的共享。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US06654818B1 DMA access authorization for 64-bit I/O adapters on PCI bus 失效
    • DMA access authorization for 64-bit I/O adapters on PCI bus
    • PCI总线上64位I / O适配器的DMA访问授权
    • US06654818B1
    • 2003-11-25
    • US09599179
    • 2000-06-22
    • Steven Mark Thurber
    • Steven Mark Thurber
    • G06F300
    • G06F13/28 , G06F13/404
    • A method, data processing system, and I/O subsystem suitable for authorizing DMA accesses requested by a 64-bit I/O adapter are disclosed. The system includes one or more processors that have access to a system memory. A host bridge is connected between the processor(s) and an I/O bus. A first I/O adapter, which generates 32-bit addresses, is coupled to the host bridge. A second I/O adapter coupled to the host bridge is enabled to generate an address with a width greater than 32-bits (such as a 64-bit address). The system may include a Translation Control Entry (TCE) table, that is configured with information needed to translate an address generated by the 32-bit adapter to a wider address (such as a 64-bit address). In addition, the TCE may determine whether DMA access to the translated address by the requesting adapter is authorized. The system further includes an Access Control Table (ACT). The ACT determines whether DMA access to the address generated by the 64-bit I/O adapter is authorized. The ACT may be formatted as a set of ACT entries where each ACT entry corresponds to a unique portion of the system's memory address space. In one embodiment, each ACT entry consists of a single bit that indicates access to a 256 MB or larger portion of the system memory address space. In one embodiment, the I/O bus is a PCI bus. The first and second I/O adapters may be connected to a secondary PCI bus that communicates with the primary PCI bus via a PCI-to-PCI bridge. In one embodiment, each 64-bit I/O adapter has its own ACT table and portions of the ACT table may reside in the PCI-to-PCI bridge.
    • 公开了一种适用于授权由64位I / O适配器请求的DMA访问的方法，数据处理系统和I / O子系统。 该系统包括可访问系统存储器的一个或多个处理器。 主机桥连接在处理器和I / O总线之间。 产生32位地址的第一个I / O适配器耦合到主机桥。 耦合到主机桥的第二个I / O适配器能够生成宽度大于32位（例如64位地址）的地址。 该系统可以包括翻译控制条目（TCE）表，其配置有将由32位适配器生成的地址转换为更宽的地址（例如64位地址）所需的信息。 此外，TCE可以确定是否授权请求适配器对DMA转换的地址进行DMA访问。 该系统还包括访问控制表（ACT）。 ACT确定是否授权对64位I / O适配器生成的地址的DMA访问。 ACT可以被格式化为一组ACT条目，其中每个ACT条目对应于系统的存储器地址空间的唯一部分。 在一个实施例中，每个ACT条目由指示访问系统存储器地址空间的256MB或更大部分的单个位组成。 在一个实施例中，I / O总线是PCI总线。 第一和第二I / O适配器可以连接到通过PCI至PCI桥与主PCI总线通信的辅助PCI总线。 在一个实施例中，每个64位I / O适配器具有其自己的ACT表，并且ACT表的部分可以驻留在PCI至PCI桥中。
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    • 10. 发明授权
      US06324612B1 Associating buffers in a bus bridge with corresponding peripheral devices to facilitate transaction merging 失效
    • Associating buffers in a bus bridge with corresponding peripheral devices to facilitate transaction merging
    • 将总线桥中的缓冲区与对应的外围设备相关联，以便于事务合并
    • US06324612B1
    • 2001-11-27
    • US09210133
    • 1998-12-10
    • Wen-Tzer Thomas Chen , Richard A. Kelley , Danny Marvin Neal , Steven Mark Thurber
    • Wen-Tzer Thomas Chen , Richard A. Kelley , Danny Marvin Neal , Steven Mark Thurber
    • G06F1340
    • G06F13/4059 , G06F13/4031
    • A bus bridge including a buffer pool and steering logic where the buffer pool is organized as a plurality of buffers sets including at least first and second buffer sets and the steering logic is adapted to store transactions originating with a first peripheral device in the first buffer set and transactions originating with a second peripheral device in the second buffer set. Transactions may arrive via a secondary bus, such as a PCI bus, coupled to the bus bridge. The bridge further allows relaxed transaction ordering rules compared to conventional PCI transaction ordering rules by identifying transactions by grant signals and thus allows steering of transactions from the first and second devices to first and second buffer sets respectively. The bridge is suitably adapted for combining or merging two or more transactions within each buffer set. Each buffer set preferably includes one or more buffers for temporarily storing transactions arriving from the secondary bus and bound for a primary bus. The primary bus may comprise a host bus connected to one or more processors or an additional PCI bus or other peripheral bus. The invention further contemplates a computer system including at least one processor, a bridge coupled to the processor via a host bus, and a plurality of peripheral devices including first and second peripheral devices coupled to the bridge via a secondary bus. In one embodiment, the bridge is configured to receive first and second request signals from the first and second peripheral devices respectively. The bridge preferably further includes arbitration logic for arbitrating mastership of the secondary bus in response to the request signals to produce first and second grant signals. The steering logic is suitably configured to utilize the first and second grant signals to determine the source of a subsequent transaction.
    • 一种包括缓冲池和转向逻辑的总线桥，其中所述缓冲池被组织为包括至少第一和第二缓冲器组的多个缓冲器组，并且所述转向逻辑适于将始发于第一外围设备的事务存储在所述第一缓冲器组中 以及在第二缓冲器组中产生具有第二外围设备的交易。 事务可以通过耦合到总线桥的辅助总线（诸如PCI总线）到达。 与传统PCI事务排序规则相比，通过由授权信号识别事务并且因此允许将事务从第一和第二设备分别转向第一和第二缓冲器组，桥还允许轻松的事务排序规则。 该桥适用于组合或合并每个缓冲区内的两个或多个事务。 每个缓冲器组优选地包括一个或多个缓冲器，用于临时存储从次级总线到达并且被绑定到主总线的事务。 主总线可以包括连接到一个或多个处理器或附加PCI总线或其他外围总线的主机总线。 本发明进一步考虑了一种包括至少一个处理器，经由主机总线耦合到处理器的桥的计算机系统，以及包括通过次级总线耦合到桥接器的第一和第二外围设备的多个外围设备。 在一个实施例中，桥被配置为分别从第一和第二外围设备接收第一和第二请求信号。 桥接器优选地还包括用于响应于请求信号来仲裁辅助总线的主管以产生第一和第二授权信号的仲裁逻辑。 转向逻辑被适当地配置为利用第一和第二授权信号来确定后续交易的来源。
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