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1. 发明申请

US20050041460A1 Method and circuit for scan testing latch based random access memory 有权
标题翻译：用于扫描测试基于锁存器的随机存取存储器的方法和电路
公开(公告)号：US20050041460A1
公开(公告)日：2005-02-24
申请号：US10645900
申请日：2003-08-20
申请人： David Vinke , Ekambaram Balaji , Giuseppe Fornaciari
发明人： David Vinke , Ekambaram Balaji , Giuseppe Fornaciari
IPC分类号： G11C29/48 , G11C11/00
CPC分类号： G11C29/48 , G11C2029/3202
摘要： A latch based random access memory includes an input data register; an input data buffer coupled to the input data register; a latch array coupled to the input data buffer; and a latch array bypass multiplexer for selecting one of the input data buffer and the latch array in response to a memory scan mode signal to generate a first data output of the latch based random access memory from the input data buffer during logic scan testing and a second data output of the latch based random access memory from the latch array during memory scan testing.
摘要翻译：基于锁存器的随机存取存储器包括输入数据寄存器; 耦合到输入数据寄存器的输入数据缓冲器; 耦合到所述输入数据缓冲器的锁存器阵列; 以及锁存阵列旁路多路复用器，用于响应于存储器扫描模式信号选择输入数据缓冲器和锁存器阵列之一，以在逻辑扫描测试期间从输入数据缓冲器生成基于锁存器的随机存取存储器的第一数据输出，以及在存储器扫描测试期间，来自锁存器阵列的基于锁存器的随机存取存储器的第二数据输出。

2. 发明授权

US07152194B2 Method and circuit for scan testing latch based random access memory 有权
标题翻译：用于扫描测试基于锁存器的随机存取存储器的方法和电路
公开(公告)号：US07152194B2
公开(公告)日：2006-12-19
申请号：US10645900
申请日：2003-08-20
申请人： David Vinke , Ekambaram Balaji , Giuseppe Fornaciari
发明人： David Vinke , Ekambaram Balaji , Giuseppe Fornaciari
IPC分类号： G01R31/317 , G01R31/316
CPC分类号： G11C29/48 , G11C2029/3202
摘要： A latch based random access memory includes an input data register; an input data buffer coupled to the input data register; a latch array coupled to the input data buffer; and a latch array bypass multiplexer for selecting one of the input data buffer and the latch array in response to a memory scan mode signal to generate a first data output of the latch based random access memory from the input data buffer during logic scan testing and a second data output of the latch based random access memory from the latch array during memory scan testing.
摘要翻译：基于锁存器的随机存取存储器包括输入数据寄存器; 耦合到输入数据寄存器的输入数据缓冲器; 耦合到所述输入数据缓冲器的锁存器阵列; 以及锁存阵列旁路多路复用器，用于响应于存储器扫描模式信号选择输入数据缓冲器和锁存器阵列之一，以在逻辑扫描测试期间从输入数据缓冲器生成基于锁存器的随机存取存储器的第一数据输出，以及在存储器扫描测试期间，来自锁存器阵列的基于锁存器的随机存取存储器的第二数据输出。

3. 发明授权

US07669155B2 Generic methodology to support chip level integration of IP core instance constraints in integrated circuits 有权
标题翻译：支持集成电路中IP核实例约束的芯片级集成的通用方法
公开(公告)号：US07669155B2
公开(公告)日：2010-02-23
申请号：US11728366
申请日：2007-03-26
申请人： Balaji Ganesan , David Vinke , Ekambaram Balaji , Nicholas A. Oleksinski
发明人： Balaji Ganesan , David Vinke , Ekambaram Balaji , Nicholas A. Oleksinski
IPC分类号： G06F17/50
CPC分类号： G06F17/5031
摘要： A method and apparatus are provided for generating and using timing constraints templates for IP cores that can be instantiated in an integrated circuit design. The templates include a plurality of timing constraint statements for inputs and outputs of the respective IP core. At least one of the statements includes a configurable variable, wherein the timing constraints template is configurable through the variable for each of a plurality of instances of the IP core in the integrated circuit design.
摘要翻译：提供了一种用于生成和使用可以在集成电路设计中实例化的用于IP核的时序约束模板的方法和装置。模板包括用于相应IP核的输入和输出的多个时序约束语句。所述语句中的至少一个包括可配置变量，其中所述时序约束模板可通过所述集成电路设计中的所述IP核的多个实例中的每一个的所述变量来配置。

4. 发明申请

US20050268185A1 Method and apparatus for high speed testing of latch based random access memory 失效
标题翻译：用于基于锁存器的随机存取存储器的高速测试的方法和装置
公开(公告)号：US20050268185A1
公开(公告)日：2005-12-01
申请号：US10901609
申请日：2004-07-28
申请人： David Vinke , Ekambaram Balaji
发明人： David Vinke , Ekambaram Balaji
IPC分类号： G11C29/00 , G11C29/32
CPC分类号： G11C29/1201 , G11C11/41 , G11C29/32 , G11C2029/3202
摘要： A method and apparatus for testing latch based random access memory includes steps of generating a scan enable signal for testing latch based random access memory and generating a scan clock signal for testing the latch based random access memory wherein the scan clock signal has a first scan clock period for a shift cycle and a second scan clock period for a capture cycle.
摘要翻译：用于测试基于锁存器的随机存取存储器的方法和装置包括以下步骤：产生用于测试基于锁存器的随机存取存储器的扫描使能信号，并产生用于测试基于锁存器的随机存取存储器的扫描时钟信号，其中扫描时钟信号具有第一扫描时移位周期的周期和捕获周期的第二扫描时钟周期。

5. 发明申请

US20080244491A1 Generic methodology to support chip level integration of IP core instance constraints in integrated circuits 有权
标题翻译：支持集成电路中IP核实例约束的芯片级集成的通用方法
公开(公告)号：US20080244491A1
公开(公告)日：2008-10-02
申请号：US11728366
申请日：2007-03-26
申请人： Balaji Ganesan , David Vinke , Ekambaram Balaji , Nicholas A. Oleksinski
发明人： Balaji Ganesan , David Vinke , Ekambaram Balaji , Nicholas A. Oleksinski
IPC分类号： G06F17/50
CPC分类号： G06F17/5031
摘要： A method and apparatus are provided for generating and using timing constraints templates for IP cores that can be instantiated in an integrated circuit design. The templates include a plurality of timing constraint statements for inputs and outputs of the respective IP core. At least one of the statements includes a configurable variable, wherein the timing constraints template is configurable through the variable for each of a plurality of instances of the IP core in the integrated circuit design.
摘要翻译：提供了一种用于生成和使用可以在集成电路设计中实例化的用于IP核的时序约束模板的方法和装置。模板包括用于相应IP核的输入和输出的多个时序约束语句。所述语句中的至少一个包括可配置变量，其中所述时序约束模板可通过所述集成电路设计中的所述IP核的多个实例中的每一个的所述变量来配置。

6. 发明授权

US07266021B1 Latch-based random access memory (LBRAM) tri-state banking architecture 有权
标题翻译：基于锁存的随机存取存储器（LBRAM）三态银行架构
公开(公告)号：US07266021B1
公开(公告)日：2007-09-04
申请号：US11237064
申请日：2005-09-27
申请人： David Vinke , Bret A. Oeltjen , Ekambaram Balaji
发明人： David Vinke , Bret A. Oeltjen , Ekambaram Balaji
IPC分类号： G11C7/00 , G11C8/00
CPC分类号： G11C7/12 , G11C8/12
摘要： A disclosed memory, such as a random access memory (RAM) has multiple banks including a first bank and a second bank each having multiple latch cells configured to store data. The first bank has a first bit line, and the second bank has a second bit line. A first tri-state buffer has an input node coupled to the first bit line, an enable node coupled to receive a first enable signal, and an output node coupled to a tri-state output bit line. A second tri-state buffer has an input node coupled to the second bit line, an enable node coupled to receive a second enable signal, and an output node coupled to the tri-state output bit line. Enable signal generation logic uses a portion of an address signal to generate the first and second enable signals. The memory produces an output signal dependent upon the enable signal generation logic output, and thus upon a logic level of the tri-state output bit line.
摘要翻译：诸如随机存取存储器（RAM）的所公开的存储器具有包括第一存储体和第二存储体的多个存储体，每个存储体具有被配置为存储数据的多个锁存单元。第一个银行有一个第一个位线，第二个银行有一个第二个位线。第一三态缓冲器具有耦合到第一位线的输入节点，耦合以接收第一使能信号的使能节点和耦合到三态输出位线的输出节点。第二三状态缓冲器具有耦合到第二位线的输入节点，耦合以接收第二使能信号的使能节点和耦合到三态输出位线的输出节点。使能信号生成逻辑使用地址信号的一部分来产生第一和第二使能信号。存储器根据使能信号产生逻辑输出产生输出信号，从而产生三态输出位线的逻辑电平。

7. 发明授权

US07231563B2 Method and apparatus for high speed testing of latch based random access memory 失效
标题翻译：用于基于锁存器的随机存取存储器的高速测试的方法和装置
公开(公告)号：US07231563B2
公开(公告)日：2007-06-12
申请号：US10901609
申请日：2004-07-28
申请人： David Vinke , Ekambaram Balaji
发明人： David Vinke , Ekambaram Balaji
IPC分类号： G11C29/00 , G01R31/28
CPC分类号： G11C29/1201 , G11C11/41 , G11C29/32 , G11C2029/3202
摘要： A method and apparatus for testing latch based random access memory includes steps of generating a scan enable signal for testing latch based random access memory and generating a scan clock signal for testing the latch based random access memory wherein the scan clock signal has a first scan clock period for a shift cycle and a second scan clock period for a capture cycle.
摘要翻译：用于测试基于锁存器的随机存取存储器的方法和装置包括以下步骤：产生用于测试基于锁存器的随机存取存储器的扫描使能信号，并产生用于测试基于锁存器的随机存取存储器的扫描时钟信号，其中扫描时钟信号具有第一扫描时移位周期的周期和捕获周期的第二扫描时钟周期。

8. 发明授权

US07743391B2 Flexible architecture component (FAC) for efficient data integration and information interchange using web services 失效
标题翻译：灵活的架构组件（FAC），用于高效的数据集成和使用Web服务的信息交换
公开(公告)号：US07743391B2
公开(公告)日：2010-06-22
申请号：US10620581
申请日：2003-07-15
申请人： Ekambaram Balaji , Balaji Ganesan , Chandramouli Srinivasan
发明人： Ekambaram Balaji , Balaji Ganesan , Chandramouli Srinivasan
IPC分类号： G06F3/00 , G06F9/44 , G06F9/46 , G06F13/00
CPC分类号： G06F17/30569
摘要： A flexible architecture component for providing data integration and exchange between a plurality of client applications is disclosed. The client applications are coupled to a network and access respective data sources, wherein the data sources of each of the client applications may be stored in different formats and are not directly accessible by the other client applications. Aspects of the present invention include providing an adapter API that provides a first set of methods for the client applications to use to translate data into XML. Each of the client applications is then modified to invoke the methods in the adapter API to convert data in their respective data sources into XML format and to have the XML formatted data imported into a database on a server, thereby standardizing the data from the data sources. In a further embodiment, a second set of methods is included in the adapter API for the same or different client applications to use that export data from the database into the client applications using standard Web services.
摘要翻译：公开了一种用于在多个客户端应用之间提供数据集成和交换的灵活架构组件。客户端应用程序耦合到网络并访问相应的数据源，其中每个客户端应用程序的数据源可以以不同格式存储，并且不能被其他客户端应用程序直接访问。本发明的方面包括提供适配器API，其提供用于客户端应用程序将数据转换成XML的第一组方法。然后修改每个客户端应用程序以调用适配器API中的方法，将其各自数据源中的数据转换为XML格式，并将XML格式的数据导入到服务器上的数据库中，从而将数据源的数据标准化。在进一步的实施例中，适配器API中包含相同或不同的客户端应用程序的第二组方法，以将来自数据库的数据导出到使用标准Web服务的客户端应用程序中。

9. 发明授权

US07720556B2 Web-enabled solutions for memory compilation to support pre-sales estimation of memory size, performance and power data for memory components 有权
标题翻译：支持Web的解决方案，用于内存编译，以支持内存组件的内存大小，性能和功耗数据的预售
公开(公告)号：US07720556B2
公开(公告)日：2010-05-18
申请号：US11315959
申请日：2005-12-21
申请人： Cristian Teodor Crisan , Ekambaram Balaji , David W. Vinke
发明人： Cristian Teodor Crisan , Ekambaram Balaji , David W. Vinke
IPC分类号： G06F19/00
CPC分类号： G06F17/5045 , G06F2217/04
摘要： A method, system, and program product includes an interactive network-based site that permits a user to specify, compile, analyze and export memory configuration data associated with at least one memory component manufactured in a manufacturing environment. Such memory configuration data can be specified, compiled analyzed or exported in response to a particular user input through the interactive network-based site.
摘要翻译：方法，系统和程序产品包括基于交互式网络的站点，其允许用户指定，编译，分析和导出与在制造环境中制造的至少一个存储器组件相关联的存储器配置数据。响应于通过基于交互网络的站点的特定用户输入，可以指定，编译分析或导出这样的存储器配置数据。

10. 发明申请

US20050102284A1 Dynamic graphical user interface and query logic SQL generator used for developing Web-based database applications 审中-公开
标题翻译：用于开发基于Web的数据库应用程序的动态图形用户界面和查询逻辑SQL生成器
公开(公告)号：US20050102284A1
公开(公告)日：2005-05-12
申请号：US10705545
申请日：2003-11-10
申请人： Chandramouli Srinivasan , Balaji Ganesan , Ekambaram Balaji
发明人： Chandramouli Srinivasan , Balaji Ganesan , Ekambaram Balaji
IPC分类号： G06F17/30
CPC分类号： G06F16/2428
摘要： A method and system for dynamically generating database queries is disclosed. The method and system include storing web interface data, including query attributes for a database, in one more tables. The attributes are then retrieved from the tables and displayed in a graphical user interface web page for user selection. Based on the attributes selected by the user, a SQL query is dynamically generated. The method and system further include displaying results of the SQL query to the user in graphical format, thereby enabling dynamic generation of custom queries.
摘要翻译：公开了一种用于动态生成数据库查询的方法和系统。该方法和系统包括在一个表中存储包括数据库的查询属性的web界面数据。然后从表中检索属性并显示在用户选择的图形用户界面网页中。基于用户选择的属性，动态生成SQL查询。该方法和系统还包括以图形格式向用户显示SQL查询的结果，从而实现自定义查询的动态生成。

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