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    • 2. 发明授权
      US5644498A Timing shell generation through netlist reduction 失效
    • Timing shell generation through netlist reduction
    • 通过网表减少定时shell生成
    • US5644498A
    • 1997-07-01
    • US377844
    • 1995-01-25
    • Christian Joly , Francois Ducaroir , Zarir Sarkari , Allen Wu
    • Christian Joly , Francois Ducaroir , Zarir Sarkari , Allen Wu
    • H01L21/82 , G06F17/50 , G06F15/00
    • G06F17/5031
    • Gate level netlists used for timing analysis in integrated circuit design are reduced using a timing shell generator while preserving critical information for timing analysis. After verification of timings, the gate level netlist is convened into a shell containing block boundary information. The function of the shell generator is to delete internal cells meeting a set of criteria. The result is a shell netlist containing a subset of the original netlist. Thus, the design cycle time involved and computing time and resources needed in ASIC development for chips using circuits represented by timing shell netlists are decreased by substituting design verification at the top level of large hierarchical netlists or large flat netlists by bottom up verification procedures using timing shells.
    • 集成电路设计中用于定时分析的门级网表使用定时外壳生成器减少，同时保留了时序分析的关键信息。 在验证定时之后，门级网表被调入包含块边界信息的外壳。 shell生成器的功能是删除符合一组条件的内部单元格。 结果是包含原始网表的子集的shell网表。 因此，使用由时序壳网表表示的电路的芯片的ASIC开发所需的设计周期时间和计算时间和资源通过使用定时从底层向上验证程序替代大型分层网表或大型平面网表的顶层的设计验证而减少 贝壳。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US06334207B1 Method for designing application specific integrated circuits 失效
    • Method for designing application specific integrated circuits
    • 专用集成电路设计方法
    • US06334207B1
    • 2001-12-25
    • US09050823
    • 1998-03-30
    • Christian Joly , Simon Dolan
    • Christian Joly , Simon Dolan
    • G06F1750
    • H01L27/118 , G06F17/5045
    • An ASIC design methodology in which portions of the ASIC are implemented in silicon or other suitable semiconductor technology at an early stage in the design flow through the use of a series of interim devices. The invention provides a method in which additional portions or subsystems of the integrated circuit are incorporated into successive versions of the interim device. In this manner, the invention provides for the gradual incorporation of a plurality of architectural subsystems into the integrated device such that the synthesis and verification of each iteration is broken into manageable pieces. In the preferred embodiment, this design method is facilitated by incorporating a programmable portion into the design flow of each interim device such that each interim device includes a custom portion into which the subsystems that have been implemented in silicon are fabricated and a programmable portion. The programmable portion is useful in permitting the designer to make modifications to the subsystems implemented in the custom portion or to simulate the subsystems of the target device that have yet to be implemented in the custom portion.
    • ASIC设计方法，其中ASIC的部分通过使用一系列临时设备在设计流程的早期阶段以硅或其他合适的半导体技术实现。 本发明提供了一种方法，其中集成电路的附加部分或子系统被并入到临时装置的连续版本中。 以这种方式，本发明提供了将多个架构子系统逐渐结合到集成设备中，使得每次迭代的合成和验证被分解成可管理的部分。 在优选实施例中，通过将可编程部分并入到每个临时装置的设计流程中，使得每个临时装置包括制造已经在硅中实现的子系统和可编程部分的定制部分，便于该设计方法。 可编程部分在允许设计者对在自定义部分中实现的子系统进行修改或者模拟尚未在定制部分中实现的目标设备的子系统方面是有用的。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US06345378B1 Synthesis shell generation and use in ASIC design 失效
    • Synthesis shell generation and use in ASIC design
    • 综合壳生成与ASIC设计中的应用
    • US06345378B1
    • 2002-02-05
    • US08409191
    • 1995-03-23
    • Christian Joly , Zarir Sarkari , Ravichandran Ramachandran , Sarika Agrawal , Sanjay Adkar
    • Christian Joly , Zarir Sarkari , Ravichandran Ramachandran , Sarika Agrawal , Sanjay Adkar
    • G06F1750
    • G06F17/5045
    • A practical approach for synthesis for million gate ASICs is based on the use of synthesis shells. The synthesis shell is generated by beginning with a gate level description of a fully characterized and optimized block. This gate level description is reduced by removing internal gates to produce a synthesis shell of the synthesized block. The synthesis shell preserves input load and fanout for the block, output delay relative to clock for the block, setup/hold constraints on input signals relative to the clock for the block, and delay from input to output for pass through signals for the block. Such a synthesis shell can be used as a substitute for original design netlists and can be used for hierarchical synthesis in a customer's design environment, or as a deliverable from a provider of ASIC services in order to protect the intellectual property of such a provider. Since all the information that is needed by a synthesizer is available in the synthesis shell in netlist form, the shell is extremely accurate. The synthesis shell as mentioned above comprises a gate level description which is a subset of the synthesized block. This description is reduced by deleting elements of the gate level description according to a set of pre-specified criteria.
    • 用于百万门ASIC的实用方法是基于合成壳的使用。 通过从完全表征和优化的块的门级描述开始生成合成shell。 通过去除内部门来产生合成块的合成壳，来减少该门级描述。 合成外壳保留块的输入负载和扇出，相对于块的时钟的输出延迟，对于与块的时钟相关的输入信号的建立/保持约束以及用于块的通过信号的从输入到输出的延迟。 这样的合成外壳可以用作原始设计网表的替代品，可以用于客户设计环境中的层次化合成，也可以用于ASIC服务提供商的交付，以保护这种提供商的知识产权。 由于合成器所需的所有信息都以网表形式在合成shell中可用，所以外壳非常准确。 如上所述的合成壳包括作为合成块的子集的门级描述。 通过根据一组预先指定的标准删除门级描述的元素来减少该描述。
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    • 9. 发明授权
      US06178541B1 PLD/ASIC hybrid integrated circuit 失效
    • PLD/ASIC hybrid integrated circuit
    • PLD / ASIC混合集成电路
    • US06178541B1
    • 2001-01-23
    • US09050824
    • 1998-03-30
    • Christian Joly , Simon Dolan
    • Christian Joly , Simon Dolan
    • G06F1750
    • G06F17/5054
    • An integrated circuit comprised of a customized circuit portion and a programmable logic portion that is interfaced to the customized circuit. The custom circuit and the programmable circuit are fabricated on a common semiconductor substrate to achieve maximum cost savings and performance advantages over implementations in which an external PLD or other programmable device is interfaced to a custom circuit. Suitably, the customized circuit is designed with an ASIC design flow to optimize the performance, power consumption, and size of the customized circuit. In the presently preferred embodiment, the programmable circuit comprises a plurality of programmable logic cells suitably generated by, in one embodiment, a PLD compiler. Ideally, the relative size and placement of said PLD with respect to said customized circuit are selectable during a design phase of said integrated circuit. This provides flexibility in determining how much of an interim device need be devoted to programmable circuitry. Presumably, during earlier stages of the design process, a larger percentage of the device will be devoted to the programmable portion. As the product definition matures, subsequent interim devices contemplated herein require less programmable logic.
    • 由定制电路部分和与定制电路相连的可编程逻辑部分组成的集成电路。 定制电路和可编程电路制造在公共半导体衬底上，以实现与外部PLD或其他可编程器件接口到定制电路的实现相比最大的成本节省和性能优点。 适当地，定制电路设计有ASIC设计流程，以优化定制电路的性能，功耗和尺寸。 在当前优选的实施例中，可编程电路包括在一个实施例中由PLD编译器适当地生成的多个可编程逻辑单元。 理想地，所述PLD相对于所述定制电路的相对尺寸和布置在所述集成电路的设计阶段期间是可选择的。 这提供了确定临时设备需要多少用于可编程电路的灵活性。 据推测，在设计过程的早期阶段，较大比例的设备将用于可编程部分。 随着产品定义的成熟，本文考虑的后续临时设备需要较少的可编程逻辑。
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