会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 5. 发明授权
      US08456191B2 Data-driven integrated circuit architecture 失效
    • Data-driven integrated circuit architecture
    • 数据驱动集成电路架构
    • US08456191B2
    • 2013-06-04
    • US13216193
    • 2011-08-23
    • Steven Hennick Kelem , Brian A. Box , John M. Rudosky , Stephen L. Wasson
    • Steven Hennick Kelem , Brian A. Box , John M. Rudosky , Stephen L. Wasson
    • G06F7/38 , H03K19/177
    • H03K19/173 , G06F9/3897 , G06F11/1423 , G06F11/1428 , G06F15/7867 , H03K19/007 , H03K19/17756
    • The exemplary embodiments provide a reconfigurable integrated circuit architecture comprising: a configurable circuit element configurable for a plurality of data operations, each data operation corresponding to a context of a plurality of contexts; a plurality of input queues; a plurality of output queues; one or more configuration and control registers to store, for each context of the plurality of contexts, a plurality of configuration bits, a run status bit, and a plurality of bits designating at least one data input queue and at least one data output queue; and an element controller coupled to the configurable circuit element and to the one or more configuration and control registers, the element controller to allow loading of a context configuration and execution of a data operation upon the arrival of input data in the context-designated data input queue when the context run status is enabled and the context-designated data output queue has a status to accept output data.
    • 示例性实施例提供可重构集成电路架构，其包括：可配置用于多个数据操作的可配置电路元件，每个数据操作对应于多个上下文的上下文; 多个输入队列; 多个输出队列; 一个或多个配置和控制寄存器，用于为多个上下文的每个上下文存储指定至少一个数据输入队列和至少一个数据输出队列的多个配置位，运行状态位和多个位; 以及耦合到所述可配置电路元件和所述一个或多个配置和控制寄存器的元件控制器，所述元件控制器允许在上下文指定的数据输入中输入数据到达时加载上下文配置和执行数据操作 上下文运行状态被启用并且上下文指定的数据输出队列具有接受输出数据的状态时的队列。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明申请
      US20120126850A1 Hierarchically-Scalable Reconfigurable Integrated Circuit Architecture With Unit Delay Modules 失效
    • Hierarchically-Scalable Reconfigurable Integrated Circuit Architecture With Unit Delay Modules
    • 具有单位延迟模块的分级可扩展可重构集成电路架构
    • US20120126850A1
    • 2012-05-24
    • US13216182
    • 2011-08-23
    • Stephen L. Wasson , Brian A. Box , John M. Rudosky , Steven Hennick Kelem
    • Stephen L. Wasson , Brian A. Box , John M. Rudosky , Steven Hennick Kelem
    • H03K19/173
    • H03K19/17748 , G06F9/3897 , G06F11/1423 , G06F11/1428 , G06F15/7867 , H03K19/007 , H03K19/17756
    • The exemplary embodiments provide a reconfigurable integrated circuit architecture having a predetermined, unit timing increment (or delay) for both data operations and data word transfers within every zone and between zones, which are independent of application placement and routing. An exemplary IC comprises a plurality of circuit zones, with each zone comprising: a plurality of composite circuit elements, a plurality of cluster queues, and a full interconnect bus. Each composite circuit element comprises: a configurable circuit element circuit and an element interface and control circuit, with the element interface and control circuit comprising an input queue and an output queue. Each cluster queue comprises an element interface and control having an input queue and an output queue. The full interconnect bus couples every output queue within the zone to every input queue within the zone. Any data operation performed by a composite circuit element, any data word transfer through a cluster queue, and any data word transfer over the first full interconnect bus, is completed within a predetermined unit time delay which is independent of application placement and application data routing on the reconfigurable IC.
    • 示例性实施例提供了可重新配置的集成电路架构，其具有在每个区域内和区域之间的数据操作和数据字传输的预定的单位定时增量（或延迟），其独立于应用程序布局和路由。 示例性IC包括多个电路区域，每个区域包括：多个复合电路元件，多个集群队列和全互连总线。 每个复合电路元件包括：可配置电路元件电路和元件接口和控制电路，元件接口和控制电路包括输入队列和输出队列。 每个群集队列包括具有输入队列和输出队列的元素接口和控制。 整个互连总线将区域内的每个输出队列与区域内的每个输入队列耦合。 由复合电路元件执行的任何数据操作，通过群集队列传输的任何数据字以及通过第一全互连总线进行的任何数据字传输都是在预定的单位时间延迟内完成的，该单位时间延迟独立于应用程序布局和应用数据路由 可重构IC。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 8. 发明申请
      US20120131257A1 Multi-Context Configurable Memory Controller 失效
    • Multi-Context Configurable Memory Controller
    • 多上下文可配置内存控制器
    • US20120131257A1
    • 2012-05-24
    • US13216203
    • 2011-08-23
    • John M. Rudosky , Stephen L. Wasson , Brian A. Box , Steven Hennick Kelem
    • John M. Rudosky , Stephen L. Wasson , Brian A. Box , Steven Hennick Kelem
    • G06F12/00
    • G06F3/0629 , G06F9/3897 , G06F15/7867 , H03K19/007 , H03K19/17752 , H03K19/17756 , H03K19/17796
    • The exemplary embodiments provide a multi-context configurable memory controller comprising: an input-output data port array comprising a plurality of input queues and a plurality of output queues; at least one configuration and control register to store, for each context of a plurality of contexts, a plurality of configuration bits; a configurable circuit element configurable for a plurality of data operations, each data operation corresponding to a context of a plurality of contexts, the plurality of data operations comprising memory address generation, memory write operations, and memory read operations, the configurable circuit element comprising a plurality of configurable address generators; and an element controller, the element controller comprising a port arbitration circuit to arbitrate among a plurality of contexts having a ready-to-run status, and the element controller to allow concurrent execution of multiple data operations for multiple contexts having the ready-to-run status.
    • 示例性实施例提供了一种多上下文可配置存储器控制器，包括：包括多个输入队列和多个输出队列的输入 - 输出数据端口阵列; 至少一个配置和控制寄存器，用于为多个上下文的每个上下文存储多个配置位; 可配置用于多个数据操作的可配置电路元件，每个数据操作对应于多个上下文的上下文，所述多个数据操作包括存储器地址生成，存储器写入操作和存储器读取操作，所述可配置电路元件包括： 多个可配置的地址发生器; 以及元件控制器，所述元件控制器包括端口仲裁电路，以在具有准备运行状态的多个上下文之间进行仲裁，并且所述元件控制器允许并行执行多个上下文的多个数据操作， 运行状态。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US08407429B2 Multi-context configurable memory controller 失效
    • Multi-context configurable memory controller
    • 多上下文可配置内存控制器
    • US08407429B2
    • 2013-03-26
    • US13216203
    • 2011-08-23
    • John M. Rudosky , Stephen L. Wasson , Brian A. Box , Steven Hennick Kelem
    • John M. Rudosky , Stephen L. Wasson , Brian A. Box , Steven Hennick Kelem
    • G06F12/00 , H03K19/173
    • G06F3/0629 , G06F9/3897 , G06F15/7867 , H03K19/007 , H03K19/17752 , H03K19/17756 , H03K19/17796
    • The exemplary embodiments provide a multi-context configurable memory controller comprising: an input-output data port array comprising a plurality of input queues and a plurality of output queues; at least one configuration and control register to store, for each context of a plurality of contexts, a plurality of configuration bits; a configurable circuit element configurable for a plurality of data operations, each data operation corresponding to a context of a plurality of contexts, the plurality of data operations comprising memory address generation, memory write operations, and memory read operations, the configurable circuit element comprising a plurality of configurable address generators; and an element controller, the element controller comprising a port arbitration circuit to arbitrate among a plurality of contexts having a ready-to-run status, and the element controller to allow concurrent execution of multiple data operations for multiple contexts having the ready-to-run status.
    • 示例性实施例提供了一种多上下文可配置存储器控制器，包括：包括多个输入队列和多个输出队列的输入 - 输出数据端口阵列; 至少一个配置和控制寄存器，用于为多个上下文的每个上下文存储多个配置位; 可配置用于多个数据操作的可配置电路元件，每个数据操作对应于多个上下文的上下文，所述多个数据操作包括存储器地址生成，存储器写入操作和存储器读取操作，所述可配置电路元件包括： 多个可配置的地址发生器; 以及元件控制器，所述元件控制器包括端口仲裁电路，以在具有准备运行状态的多个上下文之间进行仲裁，并且所述元件控制器允许并行执行多个上下文的多个数据操作， 运行状态。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US08395414B2 Hierarchically-scalable reconfigurable integrated circuit architecture with unit delay modules 失效
    • Hierarchically-scalable reconfigurable integrated circuit architecture with unit delay modules
    • 具有单位延迟模块的层次可扩展的可重构集成电路架构
    • US08395414B2
    • 2013-03-12
    • US13216182
    • 2011-08-23
    • Stephen L. Wasson , Brian A. Box , John M. Rudosky , Steven Hennick Kelem
    • Stephen L. Wasson , Brian A. Box , John M. Rudosky , Steven Hennick Kelem
    • H03K19/173 , G06F12/00
    • H03K19/17748 , G06F9/3897 , G06F11/1423 , G06F11/1428 , G06F15/7867 , H03K19/007 , H03K19/17756
    • The exemplary embodiments provide a reconfigurable integrated circuit architecture having a predetermined, unit timing increment (or delay) for both data operations and data word transfers within every zone and between zones, which are independent of application placement and routing. An exemplary IC comprises a plurality of circuit zones, with each zone comprising: a plurality of composite circuit elements, a plurality of cluster queues, and a full interconnect bus. Each composite circuit element comprises: a configurable circuit element circuit and an element interface and control circuit, with the element interface and control circuit comprising an input queue and an output queue. Each cluster queue comprises an element interface and control having an input queue and an output queue. The full interconnect bus couples every output queue within the zone to every input queue within the zone. Any data operation performed by a composite circuit element, any data word transfer through a cluster queue, and any data word transfer over the first full interconnect bus, is completed within a predetermined unit time delay which is independent of application placement and application data routing on the reconfigurable IC.
    • 示例性实施例提供了可重新配置的集成电路架构，其具有在每个区域内和区域之间的数据操作和数据字传输的预定的单位定时增量（或延迟），其独立于应用程序布局和路由。 示例性IC包括多个电路区域，每个区域包括：多个复合电路元件，多个集群队列和全互连总线。 每个复合电路元件包括：可配置电路元件电路和元件接口和控制电路，元件接口和控制电路包括输入队列和输出队列。 每个群集队列包括具有输入队列和输出队列的元素接口和控制。 整个互连总线将区域内的每个输出队列与区域内的每个输入队列耦合。 由复合电路元件执行的任何数据操作，通过群集队列传输的任何数据字以及通过第一全互连总线进行的任何数据字传输都是在预定的单位时间延迟内完成的，该单位时间延迟独立于应用程序布局和应用数据路由 可重构IC。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号