专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2020106118A1 의료용 고분자 화합물, 의료용 복합체, 및 의료용 복합체 제조 방법 审中-公开
公开(公告)号：WO2020106118A1
公开(公告)日：2020-05-28
申请号：PCT/KR2019/016200
申请日：2019-11-22
申请人： 서울대학교 산학협력단 , 고려대학교 산학협력단
发明人： 이연 , 강민지 , 김성환 , 강선아 , 박성배 , 박지웅 , 서지훈
IPC分类号： A61L27/34 , A61L27/54 , A61L27/56 , A61F2/30 , A61F2/28 , A61C8/02
摘要： 본 발명은 의료용 고분자 화합물, 의료용 복합체 및 복합체 제조방법에 관한 것으로, 하이드록시아파타이트와 같이 칼슘 기반의 생체 물질 표면의 칼슘이온과 상호작용할 수 있는 인산기; 및 서방형 입자와 안정적인 결합이 가능한 소수성 잔기;를 포함하는 고분자 및 고분자로 상기 기재를 코팅하여 입자를 형성한 복합체 및 복합체의 제조방법에 관한 것이다.

2. 发明授权

KR100543465B1 지연된 클록 신호를 발생하는 장치 및 방법 有权
标题翻译：延迟时钟信号的设备和方法
公开(公告)号：KR100543465B1
公开(公告)日：2006-01-20
申请号：KR1020030053859
申请日：2003-08-04
申请人： 고려대학교 산학협력단 , 삼성전자주식회사
发明人： 정건옥 , 김진한 , 박성배 , 김철우 , 윤석수 , 윤석령
IPC分类号： H03K5/05
CPC分类号： H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286
摘要： 본 발명은 반도체 집적 회로 내의 지연된 클록 신호를 발생하는 장치에 관한 것이다. 본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로; 상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함한다. 본 발명에 의하면, 입력 클록 신호의 반주기를 감지하여 외부 제어신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수 있다.

3. 发明公开

KR1020050015168A 지연된 클록 신호를 발생하는 장치 및 방법 有权
标题翻译：延迟时钟信号发生器，用于通过传感时钟信号的半周期来获取延迟的时钟信号
公开(公告)号：KR1020050015168A
公开(公告)日：2005-02-21
申请号：KR1020030053859
申请日：2003-08-04
申请人： 고려대학교 산학협력단 , 삼성전자주식회사
发明人： 정건옥 , 김진한 , 박성배 , 김철우 , 윤석수 , 윤석령
IPC分类号： H03K5/05
CPC分类号： H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286
摘要： PURPOSE: A delayed clock signal generator is provided to acquire a clock signal delayed as much as a desired delay period regardless of an external control signal or a feedback loop by sensing a half period of a clock signal. CONSTITUTION: A clock signal generator(100) is used for generating a clock signal. A delayed signal generation circuit(200) is used for receiving the clock signal and generating a phase-delayed clock signal. A phase detection circuit(300) is used for detecting the phase of the phase-delayed clock signal and generating a selection signal. A phase interpolation circuit(600) is used for receiving the phase-delayed clock signal and generating a phase-interpolated clock signal by interpolating two adjacent signals. A selection circuit(700) is used for outputting a delayed signal delayed as much as a phase difference of the phase-interpolated signals.
摘要翻译：目的：提供延迟时钟信号发生器，以通过感测时钟信号的半周期来获取延迟多达期望延迟周期的时钟信号，而不管外部控制信号或反馈回路如何。构成：时钟信号发生器（100）用于产生时钟信号。延迟信号生成电路（200）用于接收时钟信号并产生相位延迟的时钟信号。相位检测电路（300）用于检测相位延迟时钟信号的相位并产生选择信号。相位插值电路（600）用于接收相位延迟时钟信号，并通过内插两个相邻信号产生相位插值时钟信号。选择电路（700）用于输出延迟多个相位插值信号的相位差的延迟信号。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式