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1. 发明授权

KR100543465B1 지연된 클록 신호를 발생하는 장치 및 방법 有权
标题翻译：延迟时钟信号的设备和方法
公开(公告)号：KR100543465B1
公开(公告)日：2006-01-20
申请号：KR1020030053859
申请日：2003-08-04
申请人： 고려대학교 산학협력단 , 삼성전자주식회사
发明人： 정건옥 , 김진한 , 박성배 , 김철우 , 윤석수 , 윤석령
IPC分类号： H03K5/05
CPC分类号： H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286
摘要： 본 발명은 반도체 집적 회로 내의 지연된 클록 신호를 발생하는 장치에 관한 것이다. 본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로; 상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함한다. 본 발명에 의하면, 입력 클록 신호의 반주기를 감지하여 외부 제어신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수 있다.

2. 发明公开

KR1020050015168A 지연된 클록 신호를 발생하는 장치 및 방법 有权
标题翻译：延迟时钟信号发生器，用于通过传感时钟信号的半周期来获取延迟的时钟信号
公开(公告)号：KR1020050015168A
公开(公告)日：2005-02-21
申请号：KR1020030053859
申请日：2003-08-04
申请人： 고려대학교 산학협력단 , 삼성전자주식회사
发明人： 정건옥 , 김진한 , 박성배 , 김철우 , 윤석수 , 윤석령
IPC分类号： H03K5/05
CPC分类号： H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286
摘要： PURPOSE: A delayed clock signal generator is provided to acquire a clock signal delayed as much as a desired delay period regardless of an external control signal or a feedback loop by sensing a half period of a clock signal. CONSTITUTION: A clock signal generator(100) is used for generating a clock signal. A delayed signal generation circuit(200) is used for receiving the clock signal and generating a phase-delayed clock signal. A phase detection circuit(300) is used for detecting the phase of the phase-delayed clock signal and generating a selection signal. A phase interpolation circuit(600) is used for receiving the phase-delayed clock signal and generating a phase-interpolated clock signal by interpolating two adjacent signals. A selection circuit(700) is used for outputting a delayed signal delayed as much as a phase difference of the phase-interpolated signals.
摘要翻译：目的：提供延迟时钟信号发生器，以通过感测时钟信号的半周期来获取延迟多达期望延迟周期的时钟信号，而不管外部控制信号或反馈回路如何。构成：时钟信号发生器（100）用于产生时钟信号。延迟信号生成电路（200）用于接收时钟信号并产生相位延迟的时钟信号。相位检测电路（300）用于检测相位延迟时钟信号的相位并产生选择信号。相位插值电路（600）用于接收相位延迟时钟信号，并通过内插两个相邻信号产生相位插值时钟信号。选择电路（700）用于输出延迟多个相位插值信号的相位差的延迟信号。

3. 发明公开

KR1020060027925A 주파수 체배기 有权
标题翻译：频率乘法器
公开(公告)号：KR1020060027925A
公开(公告)日：2006-03-29
申请号：KR1020040076826
申请日：2004-09-24
申请人： 고려대학교 산학협력단
发明人： 김진한 , 곽영호 , 윤석령 , 윤석수 , 김철우
IPC分类号： H03B19/14
CPC分类号： G06F7/68
摘要： 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.

4. 发明授权

KR100663329B1 주파수 체배기 有权
标题翻译：倍频器
公开(公告)号：KR100663329B1
公开(公告)日：2007-01-02
申请号：KR1020040076826
申请日：2004-09-24
申请人： 고려대학교 산학협력단
发明人： 김진한 , 곽영호 , 윤석령 , 윤석수 , 김철우
IPC分类号： H03B19/14
CPC分类号： G06F7/68
摘要： 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.

5. 发明授权

KR100554660B1 전하 재분배 문제를 줄일 수 있는 구조를 가지는 도미노회로 失效
标题翻译：具有降低的电荷共享结构的多米诺电路
公开(公告)号：KR100554660B1
公开(公告)日：2006-02-22
申请号：KR1020040043450
申请日：2004-06-14
申请人： 고려대학교 산학협력단
发明人： 윤석수 , 김진한 , 윤석령 , 김철우
IPC分类号： H03K19/00
摘要： 전하 재분배 문제를 줄일 수 있는 구조를 가지는 도미노 회로가 개시된다. 본 발명의 실시예에 따른 도미노 회로는 제어부, 제 1 입력 제어부, 제 2 입력 제어부 및 출력부를 구비한다. 제어부는 클럭 신호에 응답하여 제 1 노드를 제 1 전압 레벨로 프리차지 시키거나 또는 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 1 입력 제어부는 상기 입력 신호들이 동일한 레벨이면 상기 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 2 입력 제어부는 상기 제 1 노드에 연결되며, 상기 입력 신호들이 서로 다른 레벨이면 상기 제 1 노드에서 상기 제 1 입력 제어부로 전달되는 전하의 양을 줄인다. 상기 제 1 입력 제어부 및 제 2 입력 제어부는 내부에 직렬 연결되는 트랜지스터들을 각각 구비하고, 상기 제 2 입력 제어부의 트랜지스터들은 상기 제 1 입력 제어부의 트랜지스터들과 병렬로 연결된다. 상기 입력 신호들의 레벨이 서로 다른 경우, 상기 제 1 노드에 연결된 상기 제 1 및 제 2 입력 제어부의 트랜지스터들 중 하나의 트랜지스터만이 턴 온 된다. 본 발명에 따른 도미노 회로는 입력 신호의 레벨에 따른 제 1 노드에서의 누설 전하량을 줄일 수 있는 장점이 있다. 또한 키퍼 트랜지스터의 크기도 작게 설계할 수 있으므로 동작 성능 또한 개선될 수 있는 장점이 있다.

6. 发明公开

KR1020050118352A 전하 재분배 문제를 줄일 수 있는 구조를 가지는 도미노회로 失效
标题翻译：具有减少充电共享结构的多米尼加电路
公开(公告)号：KR1020050118352A
公开(公告)日：2005-12-19
申请号：KR1020040043450
申请日：2004-06-14
申请人： 고려대학교 산학협력단
发明人： 윤석수 , 김진한 , 윤석령 , 김철우
IPC分类号： H03K19/00
CPC分类号： H03K19/0963 , G06F1/08 , H03K3/356165
摘要： 전하 재분배 문제를 줄일 수 있는 구조를 가지는 도미노 회로가 개시된다. 본 발명의 실시예에 따른 도미노 회로는 제어부, 제 1 입력 제어부, 제 2 입력 제어부 및 출력부를 구비한다. 제어부는 클럭 신호에 응답하여 제 1 노드를 제 1 전압 레벨로 프리차지 시키거나 또는 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 1 입력 제어부는 상기 입력 신호들이 동일한 레벨이면 상기 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 2 입력 제어부는 상기 제 1 노드에 연결되며, 상기 입력 신호들이 서로 다른 레벨이면 상기 제 1 노드에서 상기 제 1 입력 제어부로 전달되는 전하의 양을 줄인다. 상기 제 1 입력 제어부 및 제 2 입력 제어부는 내부에 직렬 연결되는 트랜지스터들을 각각 구비하고, 상기 제 2 입력 제어부의 트랜지스터들은 상기 제 1 입력 제어부의 트랜지스터들과 병렬로 연결된다. 상기 입력 신호들의 레벨이 서로 다른 경우, 상기 제 1 노드에 연결된 상기 제 1 및 제 2 입력 제어부의 트랜지스터들 중 하나의 트랜지스터만이 턴 온 된다. 본 발명에 따른 도미노 회로는 입력 신호의 레벨에 따른 제 1 노드에서의 누설 전하량을 줄일 수 있는 장점이 있다. 또한 키퍼 트랜지스터의 크기도 작게 설계할 수 있으므로 동작 성능 또한 개선될 수 있는 장점이 있다.

7. 发明公开

KR1020050106577A 래치와 상기 래치를 구비하는 플립플롭 无效
标题翻译：具有锁扣的锁扣和挡板
公开(公告)号：KR1020050106577A
公开(公告)日：2005-11-10
申请号：KR1020040031353
申请日：2004-05-04
申请人： 삼성전자주식회사
发明人： 정건옥 , 윤석령 , 박성배 , 김철우 , 김진한 , 윤석수
IPC分类号： H03K3/356
CPC分类号： H03K3/356147 , H03K3/012 , H03K3/037 , H03K3/3562
摘要： 래치와 상기 래치를 구비하는 플립플롭에 제시된다. 상기 래치는 입력단과 제1노드사이에 접속되고, 펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터; 상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터; 상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼; 상기 제1노드의 출력신호를 반전시키는 제2인버터; 및 상기 제2인버터의 출력신호를 수신하고 반전시키는 제3인버터를 구비한다. 상기 기술적 과제를 달성하기 위한 플립플롭은 클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기; 상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 입력단으로 입력되는 입력신호를 출력단으로 전송하거나 래치하는 래치를 구비한다.

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