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1. 发明公开

KR1020140046526A 반도체 소자 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140046526A
公开(公告)日：2014-04-21
申请号：KR1020120110128
申请日：2012-10-04
申请人： 삼성전자주식회사
发明人： 김근남 , 박선영 , 이규필 , 장현우 , 정진원 , 조창현 , 홍형선
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/10841 , H01L27/10864 , H01L27/10885 , H01L27/10891
摘要： A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate, edge active pillars which protrude from the upper surface of the semiconductor substrate in a vertical direction, a center active pillar between the edge active pillars, a burying word lines which are arranged between the center active pillar and the edge active pillars, and a burying bit line which is arranged in the center active pillar and arranged in a diagonal direction to the burying word lines. The upper surface of the burying bit line is lower than the upper surface of the center active pillar. The lower surface of the burying bit line is higher than the upper surface of the burying word lines.
摘要翻译：根据本发明的实施例的半导体器件包括：半导体衬底，沿着垂直方向从半导体衬底的上表面突出的边缘有源柱，在边缘有源柱之间的中心有源柱，埋入字线，布置在中心主动支柱和边缘活动支柱之间，埋设位线布置在中心主动支柱中并沿对角线方向布置在掩埋字线上。掩埋位线的上表面低于中心主动柱的上表面。掩埋位线的下表面高于掩埋字线的上表面。

2. 发明授权

KR100289749B1 도전패드형성방법 有权
标题翻译：形成导电垫的方法
公开(公告)号：KR100289749B1
公开(公告)日：2001-05-15
申请号：KR1019980017035
申请日：1998-05-12
申请人： 삼성전자주식회사
发明人： 염계희 , 이규필
IPC分类号： H01L21/28
摘要： PURPOSE: A fabrication method of a conductive pad is provided to prevent an electrical connection between a pad and a gate due to an over-etching of an edge portion of a gate electrode, etc., by separating a pad for a bit line/storage electrode into a first pad and a second pad and forming thereof. CONSTITUTION: A plurality of interconnections surrounded by a first insulating layer is formed on a substrate. A first conductive layer(106) is formed to cover the first insulating layer and the substrate. A first pad(128) is formed by etching the first conductive layer to expose the first insulating layer and to remain only between the interconnections. A second and a third insulating layer are formed to cover the first pad and the first insulating layer sequentially. A photoresist pattern is formed on the third insulating layer to expose the first pad. The third and the second insulating layers are etched to expose the first pad by using the photoresist pattern as a mask. After removing the photoresist pattern, a second conductive layer is formed to cover the first pad and the third insulating layer. A second pad(136) is formed by etching the second conductive layer to expose the second insulating layer.

3. 发明授权

KR100243258B1 반도체메모리장치 및 그 제조방법 失效
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR100243258B1
公开(公告)日：2000-02-01
申请号：KR1019920015282
申请日：1992-08-25
申请人： 삼성전자주식회사
发明人： 이주영 , 이규필
IPC分类号： H01L27/10
摘要： 본 발명은 벤도체메모리장치 및 그 제조방법에 관한 것이다.
본 발명에 의하면, 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀을 복수개 구비하여 구성되는 반도체메모리장치에 있어서, 상기 커패시터는 필드산화막에 의해 액티브영역과 필드영역으로 분리된 반도체기판의 상기 액티브 및 필드영역의 소정부분에 형성된 제1트렌치와 상기 제1트렌치내부의 상기 액티브영역측에 형성된 제2트렌치; 상기 제1트렌치의 내벽과 상기 제2트렌치의 내벽 및 외벽에 형성되며 상기 트랜지스터의 소오스영역과 소정부분에서 접속된 스토리지전극; 상기 스토리지전극 표면에 형성된 유전체막; 및 상기 유전체막상에 형성되며 상기 제1 및 제2트렌치 내부를 매립하며 상기 유전체막상에 형성되는 플레이트전극을 구비하여 이루어짐을 특징으로 하는 반도체메모리장치가 제공된다.
이에 따라 고집적화된 반도체메모리장치의 실현이 가능하게 된다.

4. 发明授权

KR100170312B1 고집적 DRAM 셀 및 그 제조방법 失效
标题翻译：高度集成的DRAM单元及其制造方法
公开(公告)号：KR100170312B1
公开(公告)日：1999-02-01
申请号：KR1019950017159
申请日：1995-06-23
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L27/10
CPC分类号： H01L27/10852 , H01L27/10817
摘要： 높은 종횡비(High Aspect Ratio)를 갖는 메모리 장치에서의 매립 콘택트(Buried Contact; BC) 공정을 개선한 DRAM 셀 및 그의 제조방법을 개시한다. 본 발명은 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 양측벽에 제1 스페이서를 구비한 워드라인과, 상기 제1 스페이서에 의해 절연되어 상기 워드라인 사이의 상기 드레인 영역에 접속되는 비트라인용 패드와, 상기 제1 스페이서와 제1, 제2 층간절연막 및 제3절연막에 의해 절연되어 상기 제3절연막, 상기 제1 및 제2층간절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 접속하는 스토리지 전극용 플러깅 바아, 상기 제3절연막 및 상기 제2층간절연막의 일부를 관통하여 상기 패드에 접속하는 비트라인, 및 상기 비트라인의 양측면에 위치하며 상기 플러깅 바아에 직접 접속되는 스토리지 전극을 구비한다.

5. 发明授权

KR100155886B1 고집적 DRAM 셀의 제조방법 失效
标题翻译：高集成度DRAM单元制造方法
公开(公告)号：KR100155886B1
公开(公告)日：1998-10-15
申请号：KR1019950030686
申请日：1995-09-19
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L27/108
CPC分类号： H01L27/10873 , H01L27/10808
摘要： 높은 종횡비(High Aspect Ratio)를 갖는 메모리 장치에서의 매립콘택트(Buried Contact; BC) 공정을 개선한 DRAM 셀의 제조방법을 게시한다. 본 발명은 워드라인과 비트라인이 평면적으로 볼 때 #모양으로 교차되는 셀 어레이상에서 실리콘산화막에 대한 실리콘질화막의 식각 비율이 20:1 이상이 되는 식각물질을 사용함으로 스토리지 전극과 비트라인 또는 워드라인간의 스트링거나 브리지 현상을 방지할 수 있다. 또한, 스토리지 노드가 비트라인과 워드라인에 의한 자기정렬 방식으로 셀 트랜지스터의 소오스에 직접 접속되기 때문에 정렬 마진(alignment margin)을 개선할 수 있다.

6. 发明公开

KR1019970052676A 반도체 장치의 제조 방법 无效
公开(公告)号：KR1019970052676A
公开(公告)日：1997-07-29
申请号：KR1019950059359
申请日：1995-12-27
申请人： 삼성전자주식회사
发明人： 신유철 , 이규필
IPC分类号： H01L21/304
摘要： 본 발명은 식각장비의 조임쇠로 기능하는 클램프로 인하여 윈치 않는 패턴이 형성되는 것을 방지하기 위한 반도체장치의 제조방법에 있어서, 식각장비의 클램프로 인하여 가려진 부위에 원치않는 패턴이 발생하면, 반도체기판상에 포토 레지스트막을 형성하고, 이를 마스크로 하여 클램프로 인한 패턴을 식각하고, 상기 포토 레지스트막을 제거하여 제2ㅔㄹ이어의 형성공정을 진행하게 되면, 식각장비의 클램프로 인하여 가려진 제1레이어와 같은 원치않는 패턴을 제거할 수 있게 되어 반도체장치의 품질을 향상시키고, 이에 따라 반도체장치의 수율을 높일수 있게 된다.

7. 发明公开

KR1019970030816A 반도체 메모리 장치 및 그 제조방법 无效
公开(公告)号：KR1019970030816A
公开(公告)日：1997-06-26
申请号：KR1019950039444
申请日：1995-11-02
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L27/108
摘要： 비트라인 하부에 스토리지전극, 유전체막 및 플레이트 전극을 구비하는 커패시터를 포함하는 CUB구조의 반도체 메모리 장치에 있어서, 상기 스토리지 전극의 하부는 반도체기판상에 접속시키고, 상부는 소정의 형상으로 이루어져 셀 영역에 행렬로 배열하고, 상기 유전체막은 상기 스토리지 전극의 표면에 형성하고, 상기 플레이트 전극은 도전층을 셀 어레이 부분에 형성하여 커패시터를 완성하며, 상기 비트라인은 4개의 스토리지 전극이 공유하는 공간부에 비트라인 콘택홀을 형성하여 반도체 기판상에 연결되어진 것을 특징으로 한다.
본 발명의 제1 태양에 의하여, 콘택홀 측면에 스페이서를 형성하여 효율적으로 절연시킬 수 있으므로 스토리지 전극의 영역을 콘택홀 주변까지 늘릴 수 있을 뿐만 아니라, CUB구조의 반도체 장치에서 4개의 스토리지 전극이 공유하는 공간부에 비트라인 콘택을 형성하여 스토리지 노드의 면적이 감소하는 단점을 해결하여 CUB 구조의 잇점을 활용할 수 있다.

8. 发明授权

KR100112860B1 반도체장치 및 그 제조방법 失效
公开(公告)号：KR100112860B1
公开(公告)日：1997-03-07
申请号：KR1019930014467
申请日：1993-07-28
申请人： 삼성전자주식회사
发明人： 이주영 , 이규필 , 김재호
IPC分类号： H01L27/108

9. 发明公开

KR1019970003953A 고집적 DRAM 셀 및 그 제조방법 失效
公开(公告)号：KR1019970003953A
公开(公告)日：1997-01-29
申请号：KR1019950017159
申请日：1995-06-23
申请人： 삼성전자주식회사
发明人： 이규필
IPC分类号： H01L27/10
摘要： 높은 종횡비(High Aspect Ratio)를 갖는 메모리 장치에서의 매립 콘택트(Buried Contact:BC) 공정을 개선한 DRAM 셀 및 그의 제조방법을 개시한다. 본 발명은 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 양측벽에 게이트 스페이서를 구비한 워드라인과, 상기 게이트 스페이서에 의해 절연되어 상기 워드라인 사이의 상기 드레인 영역에 접속되는 비트라인용 패드와, 상기 게이트 스페이서와 제1, 제2층간절연막 및 질화막에 의해 절연되어 상기 질화막, 상기 제1 및 제2층간절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 접속하는 스토리지 전극용 플러깅 바아, 상기 질화막 및 상기 제2층간절연막의 일부를 관통하여 상기 패드에 접속하는 비트라인, 및 상기 비트라인의 양측면에 위치하며 상기 플러깅 바아에 직접 접속되는 스토리지 전극을 구비한다.

10. 发明授权

KR100102184B1 커패시터를 갖는 반도체 장치 및 그 제조방법 失效
公开(公告)号：KR100102184B1
公开(公告)日：1996-07-16
申请号：KR1019920004560
申请日：1992-03-19
申请人： 삼성전자주식회사
发明人： 이주영 , 이규필
IPC分类号： H01L27/10

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