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1. 发明公开

KR1020000021043A 불휘발성메모리장치제조방법 失效
标题翻译：用于制造非易失性存储器件的方法
公开(公告)号：KR1020000021043A
公开(公告)日：2000-04-15
申请号：KR1019980039956
申请日：1998-09-25
申请人： 삼성전자주식회사
发明人： 신왕철 , 강정의 , 맹경무
IPC分类号： H01L21/8246
CPC分类号： H01L27/11526 , H01L27/11536
摘要： PURPOSE: A method for fabricating no volatile memory device is provided to prevent the thickness reduction of an isolation layer and the deterioration of electrical characteristics of the isolation layer in an ion implantation process, which occurs by the thickness of the isolation layer. CONSTITUTION: An isolation layer is formed on a semiconductor substrate(100) comprising a cell array part(B) and a peripheral circuit part. A floating gate pattern intervening a tunnel oxide layer(150) on the semiconductor of the cell array part and revealing the semiconductor substrate of the peripheral circuit part is formed and an interlayer insulation layer covering the floating gate pattern is formed. A control gate covering the interlayer insulation layer and covering the semiconductor substrate of the peripheral circuit part as intervening a gate oxide is formed. A control gate, an interlayer insulation layer pattern and a floating gate(330) are formed by patterning the control gate layer, the interlayer insulation layer and the floating gate pattern of the cell array part in sequence. A lightly doped first impurity layer(810) is formed by implanting a first ion with impurity into the semiconductor substrate adjacent to the floating gate and the control gate layer covering the peripheral circuit part as an ion implantation mask. A gate is formed on the peripheral circuit part by patterning the control gate layer of the peripheral circuit part using a photoresist pattern hiding the cell array part. By using the photoresist pattern as an ion implantation mask, a lightly doped second impurity layer is formed through implanting a second ion with phosphorus.
摘要翻译：目的：提供一种用于制造不易挥发性存储器件的方法，以防止离子注入过程中隔离层的厚度减小和隔离层的电特性的劣化，这是由隔离层的厚度产生的。构成：在包括电池阵列部分（B）和外围电路部分的半导体衬底（100）上形成隔离层。形成在电池阵列部分的半导体上插入隧道氧化物层（150）并露出外围电路部分的半导体衬底的浮置栅极图案，并且形成覆盖浮动栅极图案的层间绝缘层。形成覆盖层间绝缘层并覆盖外围电路部分的半导体衬底作为间隔栅极氧化物的控制栅极。通过对电极阵列部分的控制栅极层，层间绝缘层和浮置栅极图案依次进行构图来形成控制栅极，层间绝缘层图案和浮置栅极（330）。通过将杂质的第一离子注入到与浮置栅极相邻的半导体衬底和覆盖外围电路部分的控制栅极层作为离子注入掩模来形成轻掺杂的第一杂质层（810）。通过使用隐藏单元阵列部分的光致抗蚀剂图案对外围电路部分的控制栅极层进行构图，在外围电路部分上形成栅极。通过使用光致抗蚀剂图案作为离子注入掩模，通过用磷注入第二离子形成轻掺杂的第二杂质层。

2. 发明公开

KR1019980015973A 불휘발성 반도체 메모리 장치의 제조방법 失效
公开(公告)号：KR1019980015973A
公开(公告)日：1998-05-25
申请号：KR1019960035455
申请日：1996-08-24
申请人： 삼성전자주식회사
发明人： 맹경무 , 안성태 , 김홍수
IPC分类号： H01L27/115
摘要： 본 발명은 불휘발성 메모리 장치의 커플링 비율 향상 및 턴넬 산화막의 열화방지, 질적 향상을 도모할 수 있는 불휘발성 메모리 장치의 제조방법에 관한 것이다. 따라서, 이를 구현하기 위해 본 발명은 불휘발성 반도체 메모리 장치의 제조방법에 있어서, 반도체 기판에 제1절연막을 성장시키고 제1도전층과 제3절연막을 순차적으로 침적하고 감광제를 도포하여 소정의 활성 영역 및 분리 영역 패턴을 형성하는 과정과, 상기 패턴을 마스크로 하여 노출된 상기 제3절연막과 제1도전층을 제1식각법으로 식각하고 상기 감광제를 제거하는 과정과, 상기 제3절연막을 마스크로 하여 상기 제1절연막을 식각하고 상기 반도체 기판을 소정의 깊이만큼 제1식각법으로 식각하는 과정과, 상기 제1절연막의 가장자리 부분을 제2식각법으로 식각하는 과정과, 상기 제1절연막의 식각된 부분을 제1절연막과 동일한 막질의 제4절연막으로 재성장시키는 과정과, 전면을 통하여 제5절연막을 침적하여 식각된 상기 반도체 기판을 채우는 � ��정과, 상기 제1도전층의 상부표면이 노출되도록 상기 제5절연막을 제1식각법으로 식각하는 과정과, 노출된 상기 제1도전층의 상부표면 및 제5절연막의 상부표면에 걸쳐 제2절연막을 침적하는 과정과, 상기 제2절연막의 상부표면에 제2도전층을 침적하는 과정을 포함한다.

3. 发明公开

KR1019990084601A 반도체소자에 사용되는 고전압 트랜지스터의 소자분리 영역 형성방법 无效
标题翻译：形成用于半导体器件的高压晶体管的元件隔离区的方法
公开(公告)号：KR1019990084601A
公开(公告)日：1999-12-06
申请号：KR1019980016497
申请日：1998-05-08
申请人： 삼성전자주식회사
发明人： 강정의 , 신왕철 , 맹경무
IPC分类号： H01L21/76
摘要： 본 발명은 고전압 트랜지스터의 소자분리 영역을 형성하는 방법에 관한 것으로, 저전압 NMOS 트랜지스터로 이루어진 셀 트랜지스터가 형성되는 셀 어레이 영역과, 고전압 NMOS 트랜지스터 및 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역으로 구성된 반도체소자의 소자분리 영역을 형성하는 방법에 있어서, P형 반도체기판의 소정영역에 활성영역을 한정하는 복수 개의 소자분리막을 형성하는 단계와, 셀 어레이 영역에 N웰을 형성하는 단계와, 셀 어레이 영역의 N웰, 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역, 및 고전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 소자분리막의 중심부분을 개구시키는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 이온주입 마스크로 사용하여 P형의 불순물을 이온주입함으로써 셀 어레이 영� �의 N웰에 의해 둘러싸인 제1 리트로그레이드 P웰, 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 반도체기판 표면이 P형 불순물로 도우핑된 제2 리트로그레이드 P웰, 및 고전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 소자분리막 중심부분 아래에 위치하는 채널저지 영역을 형성하는 단계를 포함한다.

4. 发明授权

KR100207504B1 불휘발성 메모리소자, 그 제조방법 및 구동방법 失效
标题翻译：非易失性存储器件，其制造方法和操作方法
公开(公告)号：KR100207504B1
公开(公告)日：1999-07-15
申请号：KR1019960042687
申请日：1996-09-25
申请人： 삼성전자주식회사
发明人： 맹경무 , 최정달
IPC分类号： H01L27/115
CPC分类号： H01L27/11519 , G11C16/0483 , G11C16/10 , H01L27/115 , H01L27/11521 , H01L27/11524
摘要： 데이터의 전기적 개서가 가능한 불휘발성 메모리소자와 그 제조방법 및 구동방법에 대해 기재되어 있다. 이 불휘발성 메모리소자는, 스트링 선택 트랜지스터, 다수의 셀 트랜지스터, 소오스 선택 트랜지스터가 비트라인 콘택과 소오스라인 사이에 직렬로 연결되어 스트링을 이루고, 이 스트링들이 동일 방향으로 배열된 스트링 블록들이 2차원적으로 배열되어 구성되는 불휘발성 메모리소자에 있어서, 각 스트링 선택 트랜지스터들의 게이트를 연결하는 스트링 선택라인; 각 스트링을 구성하는 셀 트랜지스터의 컨트롤 게이트들을 각각 수평단위로 연결하는 복수개의 워드라인; 각 스트링의 소오스 선택 트랜지스터의 게이트를 연결하는 소오스 선택라인; 및 셀 트랜지스터의 소오스/ 드레인 상부, 플로팅 게이트의 측벽 및 컨트롤 게이트의 상부 및 측벽에, 소정의 두께를 갖는 제1 절연막으로 이격되며, 다수의 워드라인 단위로 독립된 블록을 형성하는 프로그램 보조 플레이트를 구비하는 것을 특징으로 한다. 따라서, 프로그램/ 소거전압을 현저하게 낮출 수 있고, 공정이 단순하며 사진식각 공정이 용이한 장점이 있다.

5. 发明公开

KR1019980073727A 부스터 플레이트를 갖는 플래시 메모리 반도체 장치 및 그의 제조 방법 无效
标题翻译：具有增强板的闪存半导体器件及其制造方法
公开(公告)号：KR1019980073727A
公开(公告)日：1998-11-05
申请号：KR1019970009192
申请日：1997-03-18
申请人： 삼성전자주식회사
发明人： 최정달 , 맹경무
IPC分类号： H01L27/115
摘要： 본 발명은 부스터 플레이트를 갖는 낸드형 플래시 메모리에서 비트 라인 졍션 커패시턴스를 감소시킬 수 있는 플래시 메모리 반도체 장치 및 그의 제조 방법에 관한 것으로, 메모리 셀 영역과 주변 영역으로 이루어지는 반도체 기판과, 상기 메모리 셀 영역은 상기 반도체 기판상에 소정의 거리를 두고 형성된 다수 개의 워드 라인과, 상기 다수 개의 워드 라인의 일측 및 타측 반도체 기판상에 각각 형성된 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터와, 상기 다수 개의 워드 라인 및 스트링 선택 트랜지스터, 그리고 그라운드 선택 트랜지스터 사이의 반도체 기판에 형성된 소오스/드레인 영역과, 상기 다수 개의 워드 라인 및 스트링 선택 트랜지스터, 그리고 그라운드 선택 트랜지스터와 절연막으로 격리되어 상기 반도체 기판상에 형성된 플� �이트와, 상기 스트링 선택 트랜지스터의 일측 반도체 기판에 형성된 비트 라인 콘택용 불순물 영역과, 상기 그라운드 선택 트랜지스터의 일측 반도체 기판에 형성된 공통 소오스 라인 콘택용 불순물 영역을 포함하고, 상기 주변 영역은 반도체 기판상에 형성된 게이트 전극층과, 상기 게이트 전극층의 양측 반도체 기판에 형성된 소오스/드레인 영역을 포함하는 부스터 플레이트를 갖는 플래시 메모리 반도체 장치에 있어서, 상기 메모리 셀 영역의 소오스/드레인 영역은 상기 비트 라인 콘택용 불순물 영역 보다 상대적으로 낮은 농도를 갖고, 상기 비트 라인 콘택용 불순물 영역은 상기 주변 영역의 소오스/드레인 영역 보다 상대적으로 낮은 농도를 갖으며, 상기 주변 영역의 소오스/드레인 영역은 상기 공통 소오스 라인 콘택용 불순물 영역 보다 상대� �으로 낮은 농도를 갖는다. 이와 같은 장치 및 방법에 의해서, 부스터 플레이트를 갖는 플래시 메모리 반도체 장치의 비트 라인 졍션 커패시턴스를 감소시킬 수 있고, 아울러 셀의 독출 동작 속도를 증가시킬 수 있다.

6. 发明公开

KR1019990081292A 고전압 트랜지스터를 제조하는 방법 无效
标题翻译：制造高压晶体管的方法
公开(公告)号：KR1019990081292A
公开(公告)日：1999-11-15
申请号：KR1019980015141
申请日：1998-04-28
申请人： 삼성전자주식회사
发明人： 맹경무 , 신왕철 , 강정의
IPC分类号： H01L21/336
摘要： 본 발명은 고전압 트랜지스터의 제조방법에 관한 것으로, 반도체기판 상에 게이트 절연막을 형성하는 단계와, 게이트 절연막의 소정영역 상에 게이트 전극을 형성하는 단계와, 게이트 전극 양 옆의 반도체기판 표면에 저농도 불순물 영역을 형성하는 단계와, 저농도 불순물 영역이 형성된 결과물 전면에 층간절연막을 형성하는 단계와, 층간절연막을 패터닝하여 저농도 불순물 영역의 중심부를 노출시키는 적어도 하나의 콘택홀을 형성하는 단계와, 패터닝된 층간절연막을 이온주입 마스크로하여 콘택홀에 의해 노출된 저농도 불순물 영역 표면에 저농도 불순물 영역과 동일한 도전형의 불순물 이온을 주입함으로써, 콘택홀과 자기정렬된 고농도 불순물 영역을 형성하는 단계를 포함한다.

7. 发明公开

KR1019980034557A 소자 분리 특성이 향상된 불휘발성 반도체 메모리 장치 및 그 제조 방법 无效
标题翻译：具有改进的器件隔离特性的非易失性半导体存储器件及其制造方法
公开(公告)号：KR1019980034557A
公开(公告)日：1998-08-05
申请号：KR1019960052642
申请日：1996-11-07
申请人： 삼성전자주식회사
发明人： 맹경무 , 최정달
IPC分类号： H01L27/112
摘要： 본 발명은 낸드형 유닛셀을 가지는 플래시 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 선택 트랜지스터들의 게이트를 형성하기 위한 마스크와 상기 메모리 셀의 게이트를 형성하기 위한 마스크가 서로 다르게 별개의 2번의 셀프 얼라인 공정을 포함하고, 그 제조 공정 전에 제 1도전체를 선택적 식각하여 플로팅 게이트를 한정하는 공정 중 선택 트랜지스터의 영역의 필드 산화막 까지 노출시켜 메모리 셀 뿐만 아니라 상기 필드 산화막 아래에도 제 2채널 스톱층을 형성하여 선택 트랜지스터 영역에도 안정된 소자 분리 특성을 얻을 수 있는 효과가 있다.

8. 发明公开

KR1019970067903A 불휘발성 메모리소자, 그 제조방법 및 구동방법 失效
标题翻译：非易失性存储器件，其制造方法及其驱动方法
公开(公告)号：KR1019970067903A
公开(公告)日：1997-10-13
申请号：KR1019960042687
申请日：1996-09-25
申请人： 삼성전자주식회사
发明人： 맹경무 , 최정달
IPC分类号： H01L27/115
摘要： 데이터의 전기적 개서가 가능한 불회발성 메모리소자와 그 제조방법 및 구동방법에 대해 기재되어 있다. 이 불휘발성 메모리소자는, 스트링 선택 트랜지스터, 다수의 셀 트랜지스터, 소오스 선택 트랜지스터가 비트라인 콘택과 소오스라인 사이에 직렬로 연결되어 스트링을 이루고, 이 스트링들이 동일 방향으로 배열된 스트링 블록들이 2차원적으로 배열되어 구성되는 불휘발성 메모리소자에 있어서, 각 스트링 선택 트랜지스터들의 게이트를 연결하는 스트링 선택라인; 각 스트링을 구성하는 셀 트랜지스터의 컨트롤 게이트들을 각각 수평단위로 연결하는 복수개의 워드라인; 각 스트링의 소오스 선택 트랜지스터의 게이트를 연결하는 소오스 선택라인; 및 셀 트랜지스터의 소오스/드레인 상부, 플로팅 게이트의 측벽 및 컨트롤 게이트의 상부 및 측벽에, 소정의 두께를 갖는 제1 절연막으로 이격되며, 다수의 워드라인 단위로 독립된 블록을 형성하는 프로그램 보조 플레이트를 구비하는 것을 특징으로 한다. 따라서, 프로그램/소거전압을 현저하게 낮출 수 있고, 공정이 단순하며 사진식각 공정이 용이한 장점이 있다.

9. 发明授权

KR100284739B1 불휘발성메모리장치제조방법 失效
标题翻译：制造非易失性存储器件的方法
公开(公告)号：KR100284739B1
公开(公告)日：2001-05-02
申请号：KR1019980039956
申请日：1998-09-25
申请人： 삼성전자주식회사
发明人： 신왕철 , 강정의 , 맹경무
IPC分类号： H01L21/8246
摘要： 불휘발성 메모리 장치 제조 방법을 개시한다. 본 발명의 일 관점은 셀 어레이부(cell array part) 및 주변 회로부(peripheral circuit part)를 구비하는 반도체 기판 상에 소자 분리층을 형성한다. 주변 회로부의 반도체 기판을 노출하며 셀 어레이부의 반도체 기판 상에 터널(tunnel) 산화층을 개재하는 플로팅 게이트(floating gate) 패턴 및 플로팅 게이트 패턴을 덮는 층간 절연층을 형성한다. 층간 절연층을 덮고 주변 회로부의 반도체 기판 상을 게이트 산화층을 개재하며 덮는 컨트롤 게이트(control gate)층을 형성한다. 컨트롤 게이트층의 주변 회로부를 덮는 일부를 잔존하여 주변 회로부의 소자 분리층을 보호하며 셀 어레이부의 컨트롤 게이트층, 층간 절연층 및 플로팅 게이트 패턴을 순차적으로 패터닝하여 셀 어레이부에 컨트롤 게이트, 층간 절연층 패턴 및 플로팅 게이트를 형성한다. 컨트롤 게이트 및 주변 회로부를 덮는 컨트롤 게이트층을 이온 주입 마스크로 플로팅 게이트에 인접하는 반도체 기판에 비소를 제1불순물로 제1이온 주입하여 저농도의 제1불순물층을 형성한다. 셀 어레이부를 가려주는 포토레지스트 패턴을 이용하여 주변 회로부의 컨트롤 게이트층을 패터닝하여 주변 회로부에 게이트를 형성한다. 이와 같은 포토레지스트 패턴을 이온 주입 마스크로 이용하여 게이트에 인접하는 반도체 기판에 인을 제2불순물 제2이온 주입하여 저농도의 제2불순물층을 형성한다.

10. 发明公开

KR1019990016770A 불휘발성 메모리 장치의 제조 방법 无效
公开(公告)号：KR1019990016770A
公开(公告)日：1999-03-15
申请号：KR1019970039437
申请日：1997-08-19
申请人： 삼성전자주식회사
发明人： 맹경무
IPC分类号： H01L27/10
摘要： 제1 전극층과 제2 전극층의 스택형 게이트 구조를 갖는 메모리 셀 영역과 상기 메모리 셀을 구동하기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치에 있어서, 상기 주변 회로부를 제조하는 방법이 개시되어 있다. 반도체 기판의 상부에 필드 산화막을 형성한 후, 결과물의 상부에 제1 전극층을 형성한다. 상기 제1 전극층의 상부에 층간 유전막을 형성한다. 상기 주변 회로부에서 고전압 트랜지스터가 형성될 영역만을 오픈시킨 후, 노출된 층간 유전막 및 제1 전극층을 식각하고 상기 고전압 트랜지스터 영역에 제1 게이트 산화막을 형성한다. 상기 주변 회로부에서 저전압 트랜지스터가 형성될 영역만을 오픈시킨 후, 노출된 층간 유전막 및 제1 전극층을 식각하고 상기 저전압 트랜지스터 영역에 제2 게이트 산화막을 형성한다. 주변 회로부의 필드 산화막이 한번의 산화막 습식 식각만을 거치게 되므로, 상기 필드 산화막의 손실이 크게 줄어들어 INWE 및 험프 현상을 방지할 수 있다.

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