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1. 发明授权

KR100416621B1 데이터 신호를 재생하는 데이터 리시버 및 데이터리시버에서 데이터 신호들을 검출하는 방법 失效
标题翻译： 데이터신호를하하는데이리및및및터터터법법법법법
公开(公告)号：KR100416621B1
公开(公告)日：2004-02-05
申请号：KR1020020023271
申请日：2002-04-27
申请人： 삼성전자주식회사
发明人： 노광숙 , 최정환
IPC分类号： G11C7/00
CPC分类号： H03K5/125
摘要： Data input receivers reproduce data signals, and methods detect data signals in data input receivers. The invention receives an input data signal and two reference signals, which may be complementary. A first voltage difference between the input data signal and the first reference signal is amplified, and a second voltage difference between the input data signal and the second reference signal is amplified. The amplified first voltage difference and the amplified second voltage difference are received on the same pair of output terminals, which are then compared to generate the reproduced data signal.
摘要翻译：数据输入接收器再现数据信号，并且方法检测数据输入接收器中的数据信号。本发明接收输入数据信号和两个可以互补的参考信号。输入数据信号与第一参考信号之间的第一电压差被放大，并且输入数据信号与第二参考信号之间的第二电压差被放大。放大的第一电压差和放大的第二电压差在同一对输出端子上接收，然后进行比较以产生再现数据信号。

2. 发明公开

KR1020030081996A 반도체 메모리 장치 및 그 구동방법 无效
标题翻译：半导体存储器件及其驱动方法
公开(公告)号：KR1020030081996A
公开(公告)日：2003-10-22
申请号：KR1020020020471
申请日：2002-04-15
申请人： 삼성전자주식회사
发明人： 노광숙
IPC分类号： G11C8/12
CPC分类号： G11C8/08
摘要： PURPOSE: A semiconductor memory device and a driving method thereof are provided to reduce power consumption by discharging VPP voltage gradually. CONSTITUTION: According to the driving method of the semiconductor memory device to discharge a word line(WL), the word line having the first voltage level is connected to the first power supply in response to the first control signal. And the word line is connected to the second power supply in response to the second control signal. The first voltage level is higher than the first power supply voltage. And the second control signal is enabled in response to the disable of the first control signal.
摘要翻译：目的：提供一种半导体存储器件及其驱动方法，以逐渐放电VPP电压来降低功耗。构成：根据用于放电字线（WL）的半导体存储器件的驱动方法，具有第一电压电平的字线响应于第一控制信号连接到第一电源。并且字线响应于第二控制信号连接到第二电源。第一电压电平高于第一电源电压。并且第二控制信号响应于第一控制信号的禁用而使能。

3. 发明授权

KR100558549B1 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른제어방법 失效
标题翻译：具有外部电源电压控制功能的半导体器件及其方法
公开(公告)号：KR100558549B1
公开(公告)日：2006-03-10
申请号：KR1020030087877
申请日：2003-12-05
申请人： 삼성전자주식회사
发明人： 최종현 , 김미조 , 노광숙 , 조법래
IPC分类号： G11C11/4074
CPC分类号： G11C11/4074 , G11C5/143 , G11C7/20 , G11C2207/2227
摘要： 본 발명에서는 외부 전원전압이 인가되는 회로에 있어서 파워 다운 모드 동안에 회로 내에 인가되는 외부 전원전압을 차단하고, 회로 내의 전원전압을 특정 레벨로 천이시킴으로써 회로 내에 누설전류가 발생되는 것을 방지하고, 회로들이 잘못 트리거되는 것을 방지하며, 구동부의 출력을 하이 임피던스 상태로 유지시킴으로써 전류소모를 저감 또는 최소화할 수 있는 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른 제어방법이 개시된다. 본 발명에 따른 외부 전원전압 제어기능을 갖는 반도체 장치의 구조는, 반도체 메모리의 파워 다운 모드시 외부 전원전압이 인가되는 회로의 외부 전원전압 제어기능을 갖는 반도체 장치에 있어서: 상기 반도체 메모리의 파워 다운 모드시 발생되는 파워 다운 명령 신호의 상태에 응답하여 상기 회로에 인가되는 외부 전원전압을 차단하는 전원전압 차단부; 및 상기 파워 다운 명령 신호의 상태에 응답하여 상기 회로 내의 전원전압을 특정 레벨로 천이하는 전원전압 천이부를 포함하는 것을 특징으로 한다.
반도체 메모리, 외부 전원전압, 내부 전원전압, 레벨 쉬프터, 구동부

4. 发明公开

KR1020040021487A 반도체 장치에 대한 정보를 디지털적으로 읽어내기 위한퓨즈 시그너처 회로 无效
标题翻译：用于读取半导体器件数字信息的保险丝识别电路
公开(公告)号：KR1020040021487A
公开(公告)日：2004-03-10
申请号：KR1020020053336
申请日：2002-09-04
申请人： 삼성전자주식회사
发明人： 정병훈 , 권경환 , 노광숙 , 배원일
IPC分类号： G11C7/00
摘要： PURPOSE: A fuse signature circuit for reading digitally information of a semiconductor device is provided to detect correctly the information of the semiconductor device having the signature circuit or the information of package having the semiconductor device by storing digitally the information. CONSTITUTION: A fuse signature circuit for reading digitally information of a semiconductor device includes an enable circuit(221) and one or more switching circuits. The enable circuit(221) is connected between an input pad(211) and a node in order to enable the fuse signature circuit in response to the enable signal. The switching circuits are connected between the node and a ground voltage terminal in order to form a current path between the input pad(211) and the ground voltage terminal in response to corresponding fuses(231-237) and corresponding signals. The switching circuits include transistors(223-229).
摘要翻译：目的：提供一种用于读取半导体器件的数字信息的熔丝签名电路，用于通过数字地存储信息来正确地检测具有签名电路的半导体器件的信息或具有半导体器件的封装的信息。构成：用于读取半导体器件的数字信息的熔丝签名电路包括使能电路（221）和一个或多个开关电路。使能电路（221）连接在输入焊盘（211）和节点之间，以便响应于使能信号启用熔丝签名电路。开关电路连接在节点和接地电压端子之间，以响应于相应的保险丝（231-237）和相应的信号在输入焊盘（211）和接地电压端子之间形成电流路径。开关电路包括晶体管（223-229）。

5. 发明公开

KR1020010063273A 단일 칩 테스트 장치를 이용하여 다수 개의 칩들을테스트하는 반도체 집적 회로 테스트 시스템 无效
标题翻译：半导体集成电路测试系统测试一些芯片使用一个芯片测试单元
公开(公告)号：KR1020010063273A
公开(公告)日：2001-07-09
申请号：KR1019990060304
申请日：1999-12-22
申请人： 삼성전자주식회사
发明人： 노광숙
IPC分类号： G01R31/26 , H01L21/66
摘要： PURPOSE: A semiconductor integrated circuit test system is provided to decrease operating test time by testing sequentially a some of semiconductor units installed on one test board. CONSTITUTION: A semiconductor integrated circuit test system is composed of a test board(110), decoder(130), and a some of channels. Two of semiconductor integrated circuits(121,122) is installed on the test board(110). Each of the semiconductor integrated circuits(121, 122) have input/output terminals(AD1 - AD6, IO1 AND IO2) to input address and data from outside or to output address and data to outside. Each of switches (SW11 - SW18) is connected between input/output terminals(AD1 - AD6, IO1 and IO2) of the semiconductor integrated circuit(121) and channels(CH1 - CH6, IO(1) and IO(2)) of the semiconductor integrated test system. The terminals with the same name of the semiconductor integrated circuit is connected with channels of the same name.
摘要翻译：目的：提供半导体集成电路测试系统，通过依次测试安装在一个测试板上的半导体单元来减少运行测试时间。构成：半导体集成电路测试系统由测试板（110），解码器（130）和一些通道组成。两个半导体集成电路（121,122）安装在测试板（110）上。每个半导体集成电路（121,122）具有输入/输出端子（AD1-AD6，IO1和IO2）以从外部输入地址和数据，或将地址和数据输出到外部。每个开关（SW11-SW18）连接在半导体集成电路（121）的输入/输出端子（AD1-AD6，IO1和IO2）和通道（CH1-CH6，IO（1）和IO（2））之间半导体集成测试系统。具有相同名称的半导体集成电路的端子与同名通道连接。

6. 发明授权

KR100855974B1 웨이퍼 테스트용 패드를 구비하는 반도체 집적 회로 및반도체 집적 회로를 포함하는 웨이퍼의 테스트 방법 失效
标题翻译：半导体IC包括用于晶片测试的焊盘和包括半导体IC的晶片的测试方法
公开(公告)号：KR100855974B1
公开(公告)日：2008-09-02
申请号：KR1020070008614
申请日：2007-01-26
申请人： 삼성전자주식회사
发明人： 노광숙
IPC分类号： G11C29/00 , G11C8/04 , G11C8/18
CPC分类号： G06F11/263
摘要： 웨이퍼 테스트용 패드를 구비하는 반도체 집적 회로 및 반도체 집적 회로를 포함하는 웨이퍼의 테스트 방법이 개시된다. 본 발명의 실시예에 따른 반도체 집적 회로는 제 1 어드레스 생성부, 제 2 어드레스 생성부 및 어드레스 출력부를 구비한다. 제 1 어드레스 생성부는 복수개의 어드레스 패드들로 인가되는 전압들에 대응되는 M 비트의 제 1 테스트 어드레스 또는 N+M 비트의 노말 어드레스를 생성한다. 제 2 어드레스 생성부는 어디셔널 패드로 인가되는 전압에 대응되는 N 비트의 제 2 테스트 어드레스를 생성한다. 본 발명에 따른 반도체 집적 회로 및 반도체 집적 회로를 포함하는 웨이퍼의 테스트 방법은 웨이퍼 테스트 모드에서 N 비트의 테스트 어드레스를 생성하기 위한 패드를 구비하여 테스트 장치와 연결되어야 하는 패드의 개수를 줄임으로써, 동시에 테스트할 수 있는 반도체 집적 회로의 개수를 증가시킬 수 있는 장점이 있다.

7. 发明授权

KR100432345B1 입력신호로 표시되는 논리상태를 검출하는 수신장치 및방법, 그리고 그것을 구비하는 반도체집적회로장치 失效
标题翻译： 입력신호로표시되는논리상태를검출하는수신장치및방법，그리고그것을구비하는반도체집적회로장치
公开(公告)号：KR100432345B1
公开(公告)日：2004-05-20
申请号：KR1020020033250
申请日：2002-06-14
申请人： 삼성전자주식회사
发明人： 노광숙
IPC分类号： G11C7/00
CPC分类号： H04L25/062
摘要： In the semiconductor integrated circuit, an apparatus for detecting a logic state represented by an input signal includes a reference signal generating circuit and a determining circuit. The reference signal generating circuit generates a reference voltage based on a previously received input signal voltage, and the determining circuit determines a logic state represented by a currently received input signal voltage based on the reference voltage.
摘要翻译：在半导体集成电路中，用于检测由输入信号表示的逻辑状态的设备包括参考信号生成电路和确定电路。参考信号生成电路基于先前接收到的输入信号电压生成参考电压，并且确定电路基于参考电压确定由当前接收的输入信号电压表示的逻辑状态。

8. 发明公开

KR1020100108697A 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치 无效
标题翻译：具有DQ PADS的交换功能的半导体存储器件
公开(公告)号：KR1020100108697A
公开(公告)日：2010-10-08
申请号：KR1020090026833
申请日：2009-03-30
申请人： 삼성전자주식회사
发明人： 노광숙
IPC分类号： G11C5/06 , G11C5/02 , G11C11/40 , G11C11/409
CPC分类号： G11C7/1045 , G11C7/1051 , G11C2207/105
摘要： PURPOSE: A semiconductor memory device is provided to ensure the reliability in the lead-function of a state-resistor regardless of the kinds of packages to which the semiconductor memory device is applied. CONSTITUTION: A command register(2) applies a command signal to an address controlling part(6) and a read/write controlling part(8). An address buffer(4) responds to a clock(CK/CKB) using an applied address(ADD). The address controlling part generates an address in order to access data. A row decoder(10) is connected with the address controlling part and a memory core(14). A column decoder(12) outputs a column selecting signal in order to select bit-lines for memory cells.
摘要翻译：目的：提供半导体存储器件，以确保状态电阻器的引线功能的可靠性，而不管应用半导体存储器件的封装种类。构成：命令寄存器（2）向地址控制部分（6）和读/写控制部分（8）施加命令信号。地址缓冲器（4）使用应用地址（ADD）响应时钟（CK / CKB）。地址控制部分生成地址以访问数据。行解码器（10）与地址控制部分和存储器核心（14）连接。列解码器（12）输出列选择信号，以选择存储单元的位线。

9. 发明公开

KR1020060087086A 딥파워다운모드 반도체 장치 无效
标题翻译：用于深度掉电模式的半导体器件
公开(公告)号：KR1020060087086A
公开(公告)日：2006-08-02
申请号：KR1020050007897
申请日：2005-01-28
申请人： 삼성전자주식회사
发明人： 노광숙 , 강영구
IPC分类号： G11C5/14
摘要： 딥파워다운모드 반도체 장치가 게시된다. 본 발명의 딥파워다운모드 반도체 장치는 딥파워다운모드에서 비동작하는 제1 내부회로와 딥파워다운모드에서 동작하는 제2 내부회로를 갖는다. 제1 내부회로의 하나 이상의 래치 노드는 제1 래치회로에 의해 초기화되고, 제2 내부회로의 하나 이상의 래치 노드는 제2 래치회로에 의해 초기화된다. 제1 초기화 신호 발생부는 내부전원 기반의 초기화 신호(VCCHB)를 발생하여 제1 래치회로로 인가하며, 제2 초기화 신호 발생부는 외부전원 기반의 초기화 신호(EVCCHB)를 발생하여 제2 래치회로로 인가한다. 그러므로 반도체 장치가 딥파워다운 커맨드의 입력시 딥파워다운모드 진입하는 과정에서 제2 내부회로가 초기화되는 것이 방지된다.

딥파워다운, 초기화, 외부전압, 내부전압, 반도체

10. 发明授权

KR100459727B1 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법 有权
标题翻译： 이종의신호를하나의핀을통하여이하가회로인가할수있는집적회로장치및방
公开(公告)号：KR100459727B1
公开(公告)日：2004-12-03
申请号：KR1020020064254
申请日：2002-10-21
申请人： 삼성전자주식회사
发明人： 권경환 , 노광숙
IPC分类号： G11C11/40
CPC分类号： H03K19/1732
摘要： Provided are an integrated circuit and a method thereof, in which different types of signals can be applied to an internal circuit via one pin. The integrated circuit device includes a distribution unit, a level fixing unit, and an activation unit. The distribution unit receives and outputs a first input signal input via the first input pin, and receives and outputs a second input signal input via the first input pin in response to a control signal. The level fixing unit receives the first input signal from the distribution unit and applies a signal having the same voltage level as the first input signal to a first internal circuit in response to the control signal. The activation unit receives the second input signal input via the second input pin and then applies the second input signal to a second internal circuit or applies the second input signal output from the distribution unit to the second internal circuit in response to the control signal.
摘要翻译：提供了一种集成电路及其方法，其中不同类型的信号可以通过一个引脚施加到内部电路。集成电路装置包括分配单元，电平固定单元和激活单元。分配单元接收并输出经由第一输入引脚输入的第一输入信号，并且响应于控制信号接收并输出经由第一输入引脚输入的第二输入信号。电平固定单元接收来自分配单元的第一输入信号并且响应于控制信号将具有与第一输入信号相同的电压电平的信号施加到第一内部电路。激活单元接收经由第二输入引脚输入的第二输入信号，然后响应于控制信号将第二输入信号施加到第二内部电路或者将从分配单元输出的第二输入信号施加到第二内部电路。

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