专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

KR1020080079496A 반도체 메모리 장치 无效
标题翻译：半导体存储器件
公开(公告)号：KR1020080079496A
公开(公告)日：2008-09-01
申请号：KR1020070019758
申请日：2007-02-27
申请人： 삼성전자주식회사
发明人： 이철우 , 최종현
IPC分类号： G11C5/14
摘要： A semiconductor memory device is provided to perform high speed operation of an internal boosting circuit by reducing a high voltage generation time by reducing the frequency of voltage pumping. An internal voltage generation circuit(41) generates an internal power supply voltage by receiving a first external power supply voltage. An internal boosting circuit(42) generates a voltage higher than the internal power supply voltage by using the first external power supply voltage and a second external power supply voltage higher than the first external power supply voltage. The internal boosting circuit comprises a control signal generator and a high voltage generator. The control signal generator generates a precharge control signal and a pumping control signal. The high voltage generator precharges a boosting node to a voltage level corresponding to the first external power supply voltage in response to the precharge control signal, and transmits a pumped high voltage to a high voltage generation port by pumping the boosting node with a high voltage corresponding to a voltage level obtained by adding the first and the second external power supply voltage.
摘要翻译：提供半导体存储器件以通过降低电压泵送的频率来降低高电压产生时间来执行内部升压电路的高速操作。内部电压产生电路（41）通过接收第一外部电源电压来产生内部电源电压。内部升压电路（42）通过使用第一外部电源电压和高于第一外部电源电压的第二外部电源电压来产生比内部电源电压高的电压。内部升压电路包括控制信号发生器和高压发生器。控制信号发生器产生预充电控制信号和泵送控制信号。高电压发生器响应于预充电控制信号将升压节点预充电到与第一外部电源电压相对应的电压电平，并且通过以对应的高电压泵送升压节点来将泵送的高电压发送到高电压产生端口达到通过添加第一和第二外部电源电压而获得的电压电平。

2. 发明公开

KR1020080036894A 브러시리스직류모터 无效
标题翻译： BLDC电机
公开(公告)号：KR1020080036894A
公开(公告)日：2008-04-29
申请号：KR1020060103713
申请日：2006-10-24
申请人： 삼성전자주식회사
发明人： 최종현
IPC分类号： H02K1/27
摘要： A BLDC(BrushLess Direct Current) motor is provided to facilitate detection of a position of a rotor and prevent generation of abnormal current by linearly representing a counter electromotive force waveform of each phase on a coil terminal of a stator at a ZCP(Zero Crossing Point) point. A BLDC motor includes a stator, a core, and a rotor. The stator includes a coil inducing magnetic flux according to application of current. The core is connected to a rotation axis. The rotor is installed inside the stator by including a plurality of magnets(22) mounted on a circumference of the core along a circumferential direction to have alternate polarities. A magnetic domain in a central unit(A) between both end units(B,C) of the magnet is formed radially with respect to a core(O) of the rotor and magnetic domains in the both end units are arranged in parallel with a magnetic pole axis(P).
摘要翻译：提供BLDC（BrushLess Direct Current）电机，以便于检测转子的位置，并通过线性表示ZCP（零交叉点）定子的线圈端子上的每相的反电动势波形来防止产生异常电流）点 BLDC电动机包括定子，铁芯和转子。定子包括根据电流施加引起磁通量的线圈。芯连接到旋转轴。转子通过包括沿着圆周方向安装在芯的圆周上以具有交替极性的多个磁体（22）而安装在定子内部。在磁体的两个端部单元（B，C）之间的中心单元（A）中的磁畴相对于转子的芯（O）径向地形成，并且两端单元中的磁畴与磁极轴（P）。

3. 发明授权

KR100679255B1 반도체 메모리 장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR100679255B1
公开(公告)日：2007-02-06
申请号：KR1020040069786
申请日：2004-09-02
申请人： 삼성전자주식회사
发明人： 최석규 , 김남종 , 배일만 , 최종현
IPC分类号： G11C5/14 , G11C11/4074
摘要： 본 발명은 고속동작에 적합하면서도 누설전류를 방지 또는 최소화할 수 있는 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 어드레스 신호, 커맨드 신호 등에 응답하여 발생되는 제어신호들을 코어영역의 회로들에 제공하고, 상기 코어영역에서 출력되는 신호를 외부에 출력하는 페리 영역과; 액티브 모드, 프리차아지 모드, 리드/라이트 동작모드 등 동작모드의 변경 및 상기 페리영역을 구성하는 개별회로들 각각의 동작특성에 따라, 상기 페리영역을 구성하는 개별회로들 각각에 공급되는 백바이어스 전압레벨을 차등적으로 적용하는 백바이어스 전압 공급부를 구비함을 특징으로 한다.
백바이어스, 부임계전압 누설전류, 워드라인 인에이블, 리드
摘要翻译：本发明涉及一种半导体存储器装置，其能够同时在高速运转的漏电流，根据本发明的半导体存储器装置，其在响应产生于这样的地址信号，从外部的命令信号输入的核心控制信号防止或适当的最小化铁氧体区域，用于将从核心区域输出的信号输出到外部; 构成渡轮区域的每个单独电路的操作根据诸如活动模式，免费模式，读/写操作模式等的操作模式的改变而改变。以及用于差分施加电压电平的反向偏置电压供应单元。

4. 发明授权

KR100674994B1 메모리 장치의 입력 버퍼와 메모리 제어장치 및 이를이용한 메모리 시스템 失效
标题翻译： 메모리장치의입력버퍼와메모리제어장치및이를이용한메모리시스템
公开(公告)号：KR100674994B1
公开(公告)日：2007-01-29
申请号：KR1020050084425
申请日：2005-09-10
申请人： 삼성전자주식회사
发明人： 이동우 , 최중용 , 최종현
IPC分类号： G11C7/20 , G11C7/10
摘要： An input buffer for a memory device, a memory controller, and a memory system using the same are provided to form a low-power memory device by minimizing power consumption of command and address input buffers in a standby operation of a non-power-down mode. An input buffer for a memory device is in an enable state or a disable state in response to a first signal indicating chip selection information and a second signal indicating power-down information. The input buffer for memory device is in the enable state only when the second signal indicates a non-power-down mode and the first signal indicates a chip selection state. The input buffer includes one of the row address strobe input buffer, a column address strobe input buffer, and an address input buffer.
摘要翻译：提供了用于存储器件的输入缓冲器，存储器控制器以及使用该缓冲器的存储器系统，以通过最小化在不断电的待机操作中的命令和地址输入缓冲器的功耗来形成低功率存储器件模式。响应于指示芯片选择信息的第一信号和指示断电信息的第二信号，存储器装置的输入缓冲器处于启用状态或禁用状态。仅当第二信号指示非省电模式且第一信号指示芯片选择状态时，存储器装置的输入缓冲器才处于启用状态。输入缓冲器包括行地址选通输入缓冲器，列地址选通输入缓冲器和地址输入缓冲器中的一个。

5. 发明公开

KR1020060021003A 반도체 메모리 장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR1020060021003A
公开(公告)日：2006-03-07
申请号：KR1020040069786
申请日：2004-09-02
申请人： 삼성전자주식회사
发明人： 최석규 , 김남종 , 배일만 , 최종현
IPC分类号： G11C5/14 , G11C11/4074
摘要： 본 발명은 고속동작에 적합하면서도 누설전류를 방지 또는 최소화할 수 있는 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 어드레스 신호, 커맨드 신호 등에 응답하여 발생되는 제어신호들을 코어영역의 회로들에 제공하고, 상기 코어영역에서 출력되는 신호를 외부에 출력하는 페리 영역과; 상기 페리영역을 구성하는 회로들에 각각 요구되는 동작속도의 특성에 따라 백바이어스 전압을 차등적으로 공급하는 백바이어스 전압 공급부를 구비함을 특징으로 한다.
백바이어스, 부임계전압 누설전류, 워드라인 인에이블, 리드
摘要翻译：本发明涉及一种半导体存储器装置，其能够同时在高速运转的漏电流，根据本发明的半导体存储器装置，其在响应产生于这样的地址信号，从外部的命令信号输入的核心控制信号防止或适当的最小化铁氧体区域，用于将从核心区域输出的信号输出到外部; 以及反偏压供应单元，用于根据构成载流子区域的每个电路所需的操作速度的特性来差分地提供反偏压。

6. 发明授权

KR100553831B1 반도체 메모리 장치의 온도감지출력회로 失效
标题翻译：半导体存储器件的温度检测输出电路
公开(公告)号：KR100553831B1
公开(公告)日：2006-02-24
申请号：KR1020040069437
申请日：2004-09-01
申请人： 삼성전자주식회사
发明人： 황민규 , 서영훈 , 소병환 , 최종현
IPC分类号： G11C7/00 , G11C7/10 , G11C7/08
摘要： 반도체 메모리 장치의 온도감지출력회로가 게시된다. 본 발명의 온도감지출력회로는 반도체 메모리 장치의 내부온도에 대한 정보를 외부시스템으로 출력할 지 의 여부를 자신의 절단여부로 제어하는 출력조절퓨즈가 내장된다. 또한, 셀프 리프레쉬 제어기 등의 내부 회로에 대한, 내부온도 정보의 제공여부를 제어할 수 있는전송조절퓨즈도 내장된다. 상기 조절퓨즈들은 외부에서 절단이 가능하다. 그러므로, 본 발명의 온도감지출력회로는 별도의 제어신호의 제공없이도, 출력패드들 중의 일부 또는 전부를 플로팅(floating)하는 외부시스템과 온도정보를 수신하여 이용하는 외부시스템에 범용될 수 있다. 또한, 내부적으로 이용되는 온도정보의 수가 상이한 제품에도, 본 발명의 온도감지출력회로가 범용될 수 있다. 따라서, 본 발명의 온도감지출력회로에 의하면, 반도체 메모리 장치의 제조원가를 현저히 절감하는 효과가 발생한다.
온도, 감지, 퓨즈, 범용, 제조원가
摘要翻译：半导体存储器件的温度感测输出电路被公开。本发明的温度感测输出电路配备有输出调节熔丝，用于通过半导体存储器件是否断开来控制是否将关于半导体存储器件的内部温度的信息输出到外部系统。此外，还内置用于控制是否为诸如自刷新控制器的内部电路提供内部温度信息的传输控制熔丝。可调保险丝可以从外部切割。因此，本发明的温度感测输出电路可以推广到浮置一些或全部输出焊盘的外部系统和接收并使用温度信息的外部系统，而不提供单独的控制信号。本发明的温度感测输出电路也可以概括为其中内部使用的温度信息的数量不同的产品。因此，根据本发明的温度感测输出电路，半导体存储器件的制造成本显着降低。

7. 发明公开

KR1020050118952A 히스테리리스 특성을 갖는 온도 감지 회로 无效
标题翻译：温度传感器具有滞后特性
公开(公告)号：KR1020050118952A
公开(公告)日：2005-12-20
申请号：KR1020040044116
申请日：2004-06-15
申请人： 삼성전자주식회사
发明人： 최종현 , 조법래 , 서영훈
IPC分类号： G11C11/406
CPC分类号： G11C11/40626 , G11C11/406 , G11C2211/4061 , G11C5/147 , G11C11/4074
摘要： A semiconductor device includes a DRAM and a temperature sense circuit. The DRAM has a refresh period that varies responsive to a temperature signal. The temperature sense circuit is configured to generate the temperature signal having a first binary value in response to sensing a temperature of the DRAM of at least a first temperature level, and to generate the temperature signal having a second binary value in response to sensing a temperature of the DRAM of less than a second temperature level, wherein the second temperature value is less than the first temperature value.

8. 发明授权

KR100482370B1 게이트 산화막의 두께가 다른 반도체장치 失效
标题翻译：半导体器件具有栅极氧化物的不同厚度
公开(公告)号：KR100482370B1
公开(公告)日：2005-04-13
申请号：KR1020020058674
申请日：2002-09-27
申请人： 삼성전자주식회사
发明人： 김재훈 , 최종현
IPC分类号： G11C11/40
CPC分类号： H01L27/0629 , H01L21/823462 , H01L27/10897
摘要： 본 발명은 반도체장치에서 동일 전압소스를 갖는 트랜지스터들의 게이트 산화막의 두께를 서로 다르게 하는 반도체 장치에 관한 것이다.
이를 위한 딜레이 체인을 구성하는 반도체장치는, 제1전원(IVC)의 전압 레벨에 의해 구동되는 모오스 트랜지스터와, 상기 모오스 트랜지스터의 출력신호에 의해 구동되어 데이터를 저장하기 위한 다수의 모오스 캐패시터를 구비하며, 상기 모오스 트랜지스터 게이트 산화막이 상기 다수의 모오스 캐패시터의 게이트 산화막보다 두꺼운 구조를 갖도록 한다.

9. 发明公开

KR1020050027295A 반도체 메모리에서의 셀프 리프레쉬 컨트롤 장치 및 그에따른 셀프 리프레쉬 컨트롤 방법 无效
标题翻译：自适应冷却控制装置，用于半导体存储器及其方法
公开(公告)号：KR1020050027295A
公开(公告)日：2005-03-21
申请号：KR1020030063513
申请日：2003-09-15
申请人： 삼성전자주식회사
发明人： 최종현 , 서영훈
IPC分类号： G11C11/402
CPC分类号： G11C11/40615 , G11C11/40618
摘要： A self refresh control apparatus for use in a semiconductor memory and method thereof are provided to maintain a constant self refresh period. According to the semiconductor memory device, a number of data memory array banks(111a,111b,111c,111d) including a number of data memory cell arrays and a peripheral circuit(112) except the data memory array banks are operated by receiving an internal power supply voltage and an external power supply voltage(113). An internal oscillator(112a) determining a self refresh period among self refresh control circuits is operated by the internal power supply voltage. And the data memory array banks are operated by the internal power supply voltage, and the peripheral circuit is operated by the external power supply voltage.
摘要翻译：提供一种用于半导体存储器的自刷新控制装置及其方法，以保持恒定的自刷新周期。根据该半导体存储器件，通过接收内部的数据存储器阵列组，包括多个数据存储单元阵列和外围电路（112）的多个数据存储器阵列组（111a，111b，111c，111d）电源电压和外部电源电压（113）。通过内部电源电压来操作确定自刷新控制电路之间的自刷新周期的内部振荡器（112a）。并且数据存储器阵列由内部电源电压操作，并且外围电路由外部电源电压操作。

10. 发明授权

KR100456597B1 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 失效
标题翻译： 외부압압압압벨벨을을을을을택적발생발생발생반반반반회회회회회회회회회회회회
公开(公告)号：KR100456597B1
公开(公告)日：2004-11-09
申请号：KR1020020041543
申请日：2002-07-16
申请人： 삼성전자주식회사
发明人： 이규찬 , 이상재 , 최중용 , 최종현 , 나종식 , 김재훈
IPC分类号： G11C5/14
CPC分类号： G11C5/147
摘要： An external high/low voltage compatible semiconductor memory device includes an internal voltage pad, an internal voltage generation circuit, and an internal voltage control signal generation circuit. The internal voltage pad connects a low external voltage with an internal voltage, and the internal voltage generation circuit generates an internal voltage in response to an internal voltage control signal and a high external voltage. The internal voltage control signal generation circuit generates an internal voltage control signal according to an high or low external voltage. Thus, a database of the semiconductor memory device can be managed without classifying the database into databases for the high voltage and databases for the low voltage because of the internal voltage control signal. In addition, the internal voltage level is stable because charges provided to the internal voltage are regulated according to a voltage level of the external voltage.
摘要翻译：外部高/低电压兼容半导体存储器件包括内部电压焊盘，内部电压产生电路和内部电压控制信号产生电路。内部电压焊盘将低外部电压与内部电压连接，并且内部电压产生电路响应于内部电压控制信号和高外部电压而产生内部电压。内部电压控制信号产生电路根据高或低外部电压产生内部电压控制信号。因此，由于内部电压控制信号，可以管理半导体存储器件的数据库，而无需将数据库分类为用于高电压的数据库和用于低电压的数据库。此外，内部电压电平是稳定的，因为提供给内部电压的电荷根据外部电压的电压电平来调节。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式