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1. 发明公开

KR1020050087270A 내장형 셀프 테스트 회로를 가지는 ＳＯＣ 및 그 셀프테스트 방법 有权
标题翻译：具有内置自检测电路的片上系统及其自身测试方法
公开(公告)号：KR1020050087270A
公开(公告)日：2005-08-31
申请号：KR1020040012991
申请日：2004-02-26
申请人： 삼성전자주식회사
发明人： 신종철 , 김종호 , 나해영 , 조기원
IPC分类号： H01L21/66
CPC分类号： G01R31/318335
摘要： 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법이 개시된다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC는, BIST(Built-in-self-test) 로직 회로를 포함하는 IP(Intellectual property) 블록들과 BIST 컨트롤부를 구비하는 것을 특징으로 한다. BIST 로직 회로는 시스템 버스를 통하여 수신되는 제어 데이터에 응답하여 노말 모드 또는 테스트 모드로 동작하고, 테스트 모드에서 테스트 결과 데이터를 출력한다. BIST 컨트롤부는 테스트 모드에서, 시스템 버스를 통하여 BIST 로직 회로에 제어 데이터, 커맨드 신호, 테스트 패턴 데이터들, 및 테스트 어드레스 신호들을 전송하여 IP 블록들을 테스트하고, 시스템 버스를 통하여 수신되는 테스트 결과 데이터를 압축하여 저장한다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법은 SOC의 동작 속도로 테스트를 수행하고, 테스트 시간을 단축시키고, SOC가 보드에 실장된 후에도 테스트를 수행할 수 있는 장점이 있다.

2. 发明公开

KR1020050096385A 캐쉬 메모리 시스템과 버스의 버스 레이턴시 변화에 따라캐쉬 메모리의 라인 사이즈를 변경하는 방법 失效
标题翻译：现有存储器系统和根据总线总线更改现场存储器的线路尺寸的方法
公开(公告)号：KR1020050096385A
公开(公告)日：2005-10-06
申请号：KR1020040021568
申请日：2004-03-30
申请人： 삼성전자주식회사
发明人： 나해영 , 김종호 , 조기원 , 신종철
IPC分类号： G06F12/08
摘要： 버스의 성능변화에 따라 캐쉬 메모리의 라인 사이즈를 변경시킬 수 있는 시스템과 방법이 제시된다. 상기 캐쉬 메모리 시스템은 버스를 통하여 외부 메모리와 통신을 하는 캐쉬 컨트롤러, 요구신호를 발생하고 상기 요구신호를 상기 캐쉬 컨트롤러로 전송하는 프로세서, 상기 캐쉬 컨트롤러에 접속되고 상기 요구신호에 기초하여 발생된 데이터 요구신호에 기초하여 상기 외부 메모리로부터 패취된 데이터를 저장하기 위한 캐쉬 메모리, 및 상기 캐쉬 컨트롤러로부터 출력된 제어신호에 기초하여 상기 버스의 성능을 측정하고 라인 사이즈 제어신호를 출력하는 버스성능 측정회로를 구비한다. 상기 캐쉬 컨트롤러는 상기 라인 사이즈 제어신호를 수신하고, 상기 라인 사이즈 제어신호에 기초하여 상기 캐쉬 메모리의 라인 사이즈를 변경시킨다.

3. 发明授权

KR101089324B1 복수의 마스터들을 포함하는 서브 시스템을 개방형 코어프로토콜을 기반으로 하는 버스에 연결하기 위한 버스시스템 有权
标题翻译：基于开放核心协议将总线系统连接到总线的总线系统
公开(公告)号：KR101089324B1
公开(公告)日：2011-12-02
申请号：KR1020040011427
申请日：2004-02-20
申请人： 삼성전자주식회사
发明人： 조기원 , 김종호 , 나해영 , 신종철
IPC分类号： G06F13/14
CPC分类号： G06F13/364
摘要： 본 발명은 시스템 온 칩(SOC: System On Chip)의 버스 시스템에 관한 것으로, 특히 복수의 마스터(Master)들을 개방형 코어 프로토콜(OCP: Open Core Protocol)을 기반으로 하는 온 칩 버스 시스템(On-Chip Bus System)에 효과적으로 적용하기 위한 버스 인터페이스(Interface)에 관한 것이다.
개방형 코어 프로토콜을 기반으로 하는 본 발명의 버스 시스템은 개방형 코어 프로토콜 기반의 버스와 복수의 마스터들 및 복수의 마스터들과 연결되어 마스터들의 버스에 대한 점유를 중재(Arbitration)하고, 선택된 마스터를 버스에 연결하는 버스 중재장치를 포함한다. 그리고, 본 발명에서 마스터들은 독출 동작(Read Operation)시 버스 중재장치를 통해 독출 명령(Read Command)을 버스로 전송하고, 버스 중재장치는 독출 명령을 전송한 마스터에 대한 독출 정보를 순차적으로 저장한다.
OCP, AMBA-AHB, 버스 시스템, 버스 중재기, ARBITRATION, 프로토콜 변환

4. 发明公开

KR1020050011259A 음성신호 재생 시스템 및 음성신호 재생방법 有权
标题翻译：用于再现能够控制每个平台播放器的语音信号的系统和方法
公开(公告)号：KR1020050011259A
公开(公告)日：2005-01-29
申请号：KR1020030050267
申请日：2003-07-22
申请人： 삼성전자주식회사
发明人： 김종호 , 홍근철 , 나해영 , 조기원 , 신종철
IPC分类号： H04R3/12
CPC分类号： H04S7/30 , H04R29/007 , H04R2205/024 , H04S3/00 , H04S7/301 , H04S2400/09
摘要： PURPOSE: A system and a method for reproducing voice signals are provided to control each of plural speakers by using a monitoring circuit detecting medium characteristics in at least one of the speakers. CONSTITUTION: A system for reproducing voice signals includes a voice signal generator, an amplifier(130), a plurality of speakers(110-1,110-2,110-3,110-4), and a controller(140). The voice signal generator generates voice electric signals. The amplifier receives the voice electric signal and generates an amplified voice electric signal. The speakers reproduce the amplified voice electric signal. At least one of the speakers includes a monitoring circuit for detecting medium characteristics. The controller receives a monitoring signal from the monitoring circuit and outputs control signals for controlling each of the speakers. The amplifier sets an operation condition for each of the speakers.
摘要翻译：目的：提供一种用于再现语音信号的系统和方法，以通过使用至少一个扬声器中的监视电路检测媒体特性来控制多个扬声器中的每一个。构成：用于再现语音信号的系统包括语音信号发生器，放大器（130），多个扬声器（110-1,110-2,110-3,110-4）和控制器（140）。语音信号发生器产生语音电信号。放大器接收语音电信号并产生放大的声音电信号。扬声器再现放大的声音电信号。至少一个扬声器包括用于检测介质特性的监视电路。控制器从监视电路接收监视信号，并输出用于控制每个扬声器的控制信号。放大器设置每个扬声器的操作条件。

5. 发明授权

KR100723475B1 캐쉬 메모리 시스템과 버스의 버스 레이턴시 변화에 따라캐쉬 메모리의 라인 사이즈를 변경하는 방법 失效
标题翻译：现金存储系统和根据总线总线延迟改变现金存储器的线路尺寸的方法
公开(公告)号：KR100723475B1
公开(公告)日：2007-05-31
申请号：KR1020040021568
申请日：2004-03-30
申请人： 삼성전자주식회사
发明人： 나해영 , 김종호 , 조기원 , 신종철
IPC分类号： G06F12/08
摘要： 버스의 성능변화에 따라 캐쉬 메모리의 라인 사이즈를 변경시킬 수 있는 시스템과 방법이 제시된다. 상기 캐쉬 메모리 시스템은 버스를 통하여 외부 메모리와 통신을 하는 캐쉬 컨트롤러, 요구신호를 발생하고 상기 요구신호를 상기 캐쉬 컨트롤러로 전송하는 프로세서, 상기 캐쉬 컨트롤러에 접속되고 상기 요구신호에 기초하여 발생된 데이터 요구신호에 기초하여 상기 외부 메모리로부터 패취된 데이터를 저장하기 위한 캐쉬 메모리, 및 상기 캐쉬 컨트롤러로부터 출력된 제어신호에 기초하여 상기 버스의 성능을 측정하고 라인 사이즈 제어신호를 출력하는 버스성능 측정회로를 구비한다. 상기 캐쉬 컨트롤러는 상기 라인 사이즈 제어신호를 수신하고, 상기 라인 사이즈 제어신호에 기초하여 상기 캐쉬 메모리의 라인 사이즈를 변경시킨다.
버스 레이턴시, 캐쉬 메모리, 라인 사이즈

6. 发明授权

KR100532452B1 음성신호 재생 시스템 및 음성신호 재생방법 有权
标题翻译：用于再现音频信号的系统和方法
公开(公告)号：KR100532452B1
公开(公告)日：2005-11-30
申请号：KR1020030050267
申请日：2003-07-22
申请人： 삼성전자주식회사
发明人： 김종호 , 홍근철 , 나해영 , 조기원 , 신종철
IPC分类号： H04R3/12
CPC分类号： H04S7/30 , H04R29/007 , H04R2205/024 , H04S3/00 , H04S7/301 , H04S2400/09
摘要： 다수개의 스피커들을 구비하는 음성신호 재생 시스템 및 음성신호 재생 시스템에서 상기 다수개의 스피커들 각각의 동작을 제어하는 방법이 개시된다. 상기 음성 신호 재생 시스템은 음성 전기 신호를 발생하는 음성 신호 발생기, 상기 음성신호 발생기에 접속되고 상기 음성 전기신호를 수신하고 증폭된 음성 전기신호를 발생하는 증폭기, 상기 증폭기에 접속되고 상기 음성 전기신호를 음성신호로서 각각 재생하는 다수개의 스피커들; 및 상기 증폭기의 동작을 제어하는 증폭기 제어기를 구비하며, 상기 다수개의 스피커들 중에서 적어도 하나의 스피커는 상기 음성신호가 전달되는 매질의 특성 또는 상기 다수개의 스피커 사이의 거리에 관한 정보를 갖는 감지신호를 출력하는 감지회로를 구비하며, 상기 제어기는 상기 감지신호를 수신하고, 상기 감지신호에 응답하여 상기 다수개의 스피커들 각각의 동작조건을 제어하기 위한 제어신호들을 상기 증폭기로 출력하고, 상기 증폭기는 상기 대응되는 제어신호에 응답하여 상기 다수개의 스피커들 각각의 동작조건을 설정한다. 음성신호 재생 시스템에서 상기 다수개의 스피커들 각각의 동작을 제어하는 방법은 상기 음성신호 재생 시스템에 의하여 수행된다.

7. 发明公开

KR1020050082834A 복수의 마스터들을 포함하는 서브 시스템을 개방형 코어프로토콜을 기반으로 하는 버스에 연결하기 위한 버스시스템 有权
标题翻译：基于开放核心协议将总线系统连接到总线的总线系统
公开(公告)号：KR1020050082834A
公开(公告)日：2005-08-24
申请号：KR1020040011427
申请日：2004-02-20
申请人： 삼성전자주식회사
发明人： 조기원 , 김종호 , 나해영 , 신종철
IPC分类号： G06F13/14
CPC分类号： G06F13/364
摘要： 본 발명은 시스템 온 칩(SOC: System On Chip)의 버스 시스템에 관한 것으로, 특히 복수의 마스터(Master)들을 개방형 코어 프로토콜(OCP: Open Core Protocol)을 기반으로 하는 온 칩 버스 시스템(On-Chip Bus System)에 효과적으로 적용하기 위한 버스 인터페이스(Interface)에 관한 것이다.
개방형 코어 프로토콜을 기반으로 하는 본 발명의 버스 시스템은 개방형 코어 프로토콜 기반의 버스와 복수의 마스터들 및 복수의 마스터들과 연결되어 마스터들의 버스에 대한 점유를 중재(Arbitration)하고, 선택된 마스터를 버스에 연결하는 버스 중재장치를 포함한다. 그리고, 본 발명에서 마스터들은 독출 동작(Read Operation)시 버스 중재장치를 통해 독출 명령(Read Command)을 버스로 전송하고, 버스 중재장치는 독출 명령을 전송한 마스터에 대한 독출 정보를 순차적으로 저장한다.

8. 发明授权

KR100594257B1 내장형 셀프 테스트 회로를 가지는 ＳＯＣ 및 그 셀프테스트 방법 有权
标题翻译：具有内置自检电路的片上系统及其自检方法
公开(公告)号：KR100594257B1
公开(公告)日：2006-06-30
申请号：KR1020040012991
申请日：2004-02-26
申请人： 삼성전자주식회사
发明人： 신종철 , 김종호 , 나해영 , 조기원
IPC分类号： H01L21/66
CPC分类号： G01R31/318335
摘要： 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법이 개시된다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC는, BIST(Built-in-self-test) 로직 회로를 포함하는 IP(Intellectual property) 블록들과 BIST 컨트롤부를 구비하는 것을 특징으로 한다. BIST 로직 회로는 시스템 버스를 통하여 수신되는 제어 데이터에 응답하여 노말 모드 또는 테스트 모드로 동작하고, 테스트 모드에서 테스트 결과 데이터를 출력한다. BIST 컨트롤부는 테스트 모드에서, 시스템 버스를 통하여 BIST 로직 회로에 제어 데이터, 커맨드 신호, 테스트 패턴 데이터들, 및 테스트 어드레스 신호들을 전송하여 IP 블록들을 테스트하고, 시스템 버스를 통하여 수신되는 테스트 결과 데이터를 압축하여 저장한다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법은 SOC의 동작 속도로 테스트를 수행하고, 테스트 시간을 단축시키고, SOC가 보드에 실장된 후에도 테스트를 수행할 수 있는 장점이 있다.

9. 发明公开

KR1020040038548A 높은 히트율을 갖는 캐쉬 메모리 시스템 및 그의 데이터캐슁 방법 无效
标题翻译：具有高比例的数据缓存记录系统及其数据缓存方法
公开(公告)号：KR1020040038548A
公开(公告)日：2004-05-08
申请号：KR1020020067547
申请日：2002-11-01
申请人： 삼성전자주식회사
发明人： 나해영
IPC分类号： G06F12/08
摘要： PURPOSE: A cache memory system having a high hit ratio and a data caching method thereof are provided to increase the hit ratio for the non-sequential access while minimizing a size of a victim cache memory on the cache memory system using a prefetch scheme. CONSTITUTION: A main cache memory(10) reads/stores the data needed for an external processor from an external main memory, and provides the data to the processor if the hit of the data needed from the processor is generated. The victim cache memory(70) stores the line data having an address discontinuous to a previous line from the victim lines generated during a line fill operation due to a miss generated in the main cache memory, and provides the data to the processor if the hit of the data needed from the processor. A prefetch buffer(50) prefetches the lines having a continuous address next the line data hit by the victim cache memory from the main cache memory, prefetches the data from the main memory if the miss is generated from all of the main cache memory and the victim cache memory, and provides the prefetched data to the processor.
摘要翻译：目的：提供具有高命中率的高速缓冲存储器系统及其数据缓存方法，以增加非顺序访问的命中率，同时使用预取方案最小化缓存存储器系统上的受害缓存存储器的大小。构成：主缓存存储器（10）从外部主存储器读取/存储外部处理器所需的数据，并且如果生成来自处理器的数据命中，则将数据提供给处理器。受害者缓存存储器（70）由于在主高速缓冲存储器中产生的未命中而存储具有与线间填充操作期间生成的受害线相对的前一行的地址不连续的行数据，并且如果命中则将数据提供给处理器的处理器所需的数据。预取缓冲器（50）从主缓存存储器预取具有连续地址的线路，接着来自受害缓存存储器所命中的行数据，如果从所有主高速缓冲存储器生成未命中，则从主存储器预取数据，受害者缓存存储器，并将预取的数据提供给处理器。

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