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1. 发明申请

WO2007135928A9 デジタルアナログ変換装置审中-公开
公开(公告)号：WO2007135928A9
公开(公告)日：2007-11-29
申请号：PCT/JP2007/060072
申请日：2007-05-16
申请人：株式会社 Trigence Semiconductor , 安田彰 , 岡村淳一
发明人：安田彰 , 岡村淳一
IPC分类号： H03M3/02 , H03H17/00
摘要：デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現するため。入力信号のビット数を低減する第1のデータ換器と，前記第１の出力信号のフォーマットを変換する第2のデータ変換器と，前記第2のデータ変換器出力の履歴に応じた符号に変換する第3のデータ変換器を有する，データ変換装置を提供する。

2. 发明申请

WO2005101773A1 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム审中-公开
标题翻译：发射机电路，接收器电路，时钟提取电路，数据传输方法和数据传输系统
公开(公告)号：WO2005101773A1
公开(公告)日：2005-10-27
申请号：PCT/JP2005/007101
申请日：2005-04-12
申请人：ザインエレクトロニクス株式会社 , 小沢誠一 , 岡村淳一 , 石曽根洋平 , 三浦賢
发明人：小沢誠一 , 岡村淳一 , 石曽根洋平 , 三浦賢
IPC分类号： H04L25/49
CPC分类号： H04L7/033 , H03K7/10 , H03L7/087 , H03L7/091 , H03L7/113 , H04L25/45 , H04L25/4902
摘要：（課題）　リファレンスクロック及びシェイクハンド動作が不要であり、信頼性の高い安定したデジタルデータの伝送を実現すること。（解決手段）　本発明によると、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的に伝送するデジタルデータ伝送方法であって、前記第１の期間における前記第１の情報の単位時間あたりの情報量は、前記第２の期間における前記第２の情報の単位時間あたりの情報量よりも多く、前記第１の期間における前記第２の情報は、パルス幅変調されたシリアルデータとして伝送されることを特徴とする伝送方法が提供される。
摘要翻译： [问题]实现高可靠性，稳定的数字数据传输，无需参考时钟和握手操作。解决问题的手段一种数字数据传输方法，用于分别在第一和第二间隔期间交替地周期性地发送第一和第二信息，其中在第一间隔期间每单位时间的第一信息的信息量大于第二间隔的第二信息的信息量在第二间隔期间每单位时间的信息，以及在第一间隔期间的第二信息作为脉冲宽度调制串行数据发送。

3. 发明申请

WO2006117860A1 差動駆動回路およびそれを内蔵する電子機器审中-公开
标题翻译：差分驱动电路和电子器件并入其中
公开(公告)号：WO2006117860A1
公开(公告)日：2006-11-09
申请号：PCT/JP2005/008151
申请日：2005-04-28
申请人：ザインエレクトロニクス株式会社 , 三浦賢 , 岡村淳一 , 小沢誠一
发明人：三浦賢 , 岡村淳一 , 小沢誠一
IPC分类号： H03K19/0185 , H03F3/45
CPC分类号： H03F3/45179 , H03F3/45183 , H03F3/505 , H03F2203/45318 , H03F2203/45466 , H04L25/0272 , H04L25/028
摘要：　差動増幅器を無くすかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題を解決すると共に、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電子機器を提供する。　差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるスイッチ回路と、一方が高電位側の電源電位に接続され、他方がスイッチ回路の一方のノードに接続され、ソースフォロワとして動作するＮＭＯＳトランジスタと、一方が低電位側の電源電位に接続され、他方がスイッチ回路の他方のノードに接続され、ソースフォロワとして動作するＰＭＯＳトランジスタとから構成される出力回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのゲートに基準電位を供給する基準電位生成回路とを備え、基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可変手段を備えて成る。さらに出力回路のエンファシス回路を備えて成る。
摘要翻译：提供了用于低电压差分信号的差分驱动电路和包括其的电子器件，其中不使用差分放大器或减少差分放大器的数量，从而减少电路面积和电流消耗，并进一步解决振荡问题由噪音引起，同时实现了较高的驾驶性能。包括开关电路，输出电路和参考电位发生电路。包含MOS晶体管的开关电路接收差分信号并输出电流信号。输出电路包括NMOS晶体管，其一端连接到较高电位侧的电源电位，另一端连接到开关电路的节点并用作源极跟随器，PMOS 晶体管，其一端连接到下电位侧的电源电位，其另一端连接到开关电路的另一个节点，并用作源极跟随器。参考电位产生电路将参考电位提供给PMOS和NMOS晶体管的各个栅极。参考电位产生电路包括电位改变装置，其以保持不变的偏移电位来改变差分电位。此外，还包括用于输出电路的加重电路。

4. 发明申请

WO2002065690A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2002065690A1
公开(公告)日：2002-08-22
申请号：PCT/JP2001/011358
申请日：2001-12-25
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H04L7/04
CPC分类号： H04L7/0338
摘要： A semiconductor integrated circuit for realizing a receiving circuit for stably determining the value of a symbol even if the phase of received serial-transmission data shifts from that of a sampling clock signal or even if the waveform of received serial-transmission data degrades because of uneven delay of a signal on a transmission line when serial-transmission data is received. The semiconductor integrated circuit comprises a first clock signal generator circuit for generating clock signals of N phases synchronized with an input clock signal, a second clock signal generator circuit for generating clock signals of M phases (M ≠ N) synchronized with a selected one of the clock signals of N phases generated by the first clock signal generator circuit, and a calculation circuit for calculating the control value used for selecting one of the clock signals of N phases on the basis of the logic value of the serial-transmission data sampled by using the clock signals of N phases and those of M phases.
摘要翻译：一种用于实现用于稳定地确定符号值的接收电路的半导体集成电路，即使所接收的串行传输数据的相位从采样时钟信号的相位偏移，或者即使由于不均匀而导致接收的串行传输数据的波形劣化当接收到串行传输数据时，在传输线上的信号的延迟。半导体集成电路包括用于产生与输入时钟信号同步的N个相位的时钟信号的第一时钟信号发生器电路，用于产生与所选择的一个所选择的一个同步的M相（M≠N）的时钟信号的第二时钟信号发生器电路由第一时钟信号发生器电路产生的N相的时钟信号，以及计算电路，用于基于通过使用采样的串行传输数据的逻辑值来计算用于选择N相的时钟信号之一的控制值 N相的时钟信号和M相的时钟信号。

5. 发明申请

WO2004053669A1 位相選択型周波数変調装置及び位相選択型周波数シンセサイザ审中-公开
标题翻译：相选择类型的频率调制器装置和相位选择类型的频率合成器
公开(公告)号：WO2004053669A1
公开(公告)日：2004-06-24
申请号：PCT/JP2003/015665
申请日：2003-12-08
申请人：ザインエレクトロニクス株式会社 , 小沢誠一 , 岡村淳一
发明人：小沢誠一 , 岡村淳一
IPC分类号： G06F1/04
CPC分类号： G06F1/08 , H03K3/0322 , H03L7/0996 , H03L7/18
摘要：変調クロック信号の位相範囲に関する制約を緩和することができる位相選択型周波数変調装置。この位相選択型周波数変調装置は、Ｎ相のクロック信号を発生する多相クロック信号生成回路１０１と、Ｎ相のクロック信号の内から選択すべきクロック信号を指示する第１のクロック選択信号を順次活性化する制御回路１０４と、制御回路１０４から出力される第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を調整して第２のクロック選択信号を出力するエッジ出現時間調整回路１０３と、エッジ出現時間調整回路１０３から出力される第２のクロック選択信号の活性化状態に従ってＮ相のクロック信号の内から１つのクロック信号を選択して変調クロック信号ＭＣＫを出力する変調クロック信号生成回路１０２とを含む。
摘要翻译：一种相位选择型的频率调制装置，其松弛对调制时钟信号的相位范围的限制。该相位选择型频率调制装置包括用于产生N相时钟信号的反相时钟信号发生电路（101）控制电路（104），用于顺序地激活指示哪个N相时钟信号应被选择的第一时钟选择信号; 边缘出现时间调整电路，用于调节从控制电路输出的第一时钟选择信号的上升沿和/或下降沿出现时间，以输出第二时钟选择信号; 以及调制时钟信号发生器电路（102），用于根据从边缘出现时间调整电路（103）输出的第二时钟选择信号的激活状态，选择N相时钟信号之一，以输出调制时钟信号（MCK）。

6. 发明申请

WO2004040836A1 受信装置审中-公开
标题翻译：接收装置
公开(公告)号：WO2004040836A1
公开(公告)日：2004-05-13
申请号：PCT/JP2003/013941
申请日：2003-10-30
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H04L7/033
CPC分类号： H03L7/0805 , H03L7/07 , H03L7/0812 , H04L7/0337 , H04L25/14
摘要：受信装置５０００は、共通回路２と３つの復調回路３Ａ，３Ｂ，３Ｃとを有する。復調回路３Ａは、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）とを有する。また、ＤＬＬ３０は位相検出器（ＰＤ）とＬＰＦ３２と電圧制御遅延回路（ＶＣＤ）３３とを有する。他の復調回路３Ｂ，３Ｃには復調回路３ＡのＤＬＬ３０におけるＰＤ３１とＬＰＦ３２との構成を共用する。これにより、復調回路３Ｂ，３ＣにおけるＤＬＬ３０ａには、ＰＤ３１とＬＰＦ３２とを設ける必要がなくなり、回路面積が縮小される。
摘要翻译：接收装置（5000）具有公共电路（2）和三个解调器电路（3A，3B，3C）。解调器电路（3A）具有第二同步电路（DLL）（30），时钟选择电路（SEL）（25），采样寄存器（采样器）（28），对准计算电路（计算机）解码电路（解码器）（50）和本地缓冲器（BUF）。 DLL（30）具有相位检测器（PD），LPF（32）和压控延迟电路（VCD）（33）。其他解调器电路（3B，3C）共享解调电路（3A）的DLL（30）中的PD（31）和LPF（32）的布置。这消除了在解调器电路（3B，3C）的DLL（30a）中提供PD（31）和LPF（32）的必要性，因此减小了电路面积。

7. 发明申请

WO2002095947A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2002095947A1
公开(公告)日：2002-11-28
申请号：PCT/JP2002/004664
申请日：2002-05-14
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H03L7/081
CPC分类号： H03L7/0812 , H03L7/0891 , H03L2207/14
摘要： In a semiconductor integrated circuit including a phase comparator circuit for DLL in a reception circuit for receiving a serial digital transmission signal, by improving the phase detection characteristic of the phase comparator circuit while preventing false lock, it is possible to improve the response speed and the lock accuracy of the entire DLL. This semiconductor integrated circuit includes a plurality of delay elements connected in series whose delay time is controlled according to a control voltage, a phase comparator circuit generating a voltage corresponding to a phase difference between a clock signal input to a predetermined delay element among the plurality of delay elements and a clock signal output from another predetermined delay element among the plurality of delay elements, a control circuit controlling the phase comparator circuit, so as to generate a predetermined voltage when the phase difference is within a predetermined range, and a filter circuit generating a control voltage to be applied to the plurality of delay elements by filtering the voltage generated by the phase comparator circuit.
摘要翻译：在包括用于接收串行数字传输信号的接收电路中的用于DLL的相位比较器电路的半导体集成电路中，通过在防止错误锁定的同时提高相位比较器电路的相位检测特性，可以提高响应速度和锁定整个DLL的精度。该半导体集成电路包括多个串联连接的延迟元件，其延迟时间根据控制电压进行控制，相位比较器电路产生与输入到多个输入端之间的预定延迟元件的时钟信号之间的相位差相对应的电压延迟元件和从所述多个延迟元件中的另一预定延迟元件输出的时钟信号，控制所述相位比较器电路的控制电路，以便当所述相位差在预定范围内时产生预定电压，以及产生滤波器电路通过对相位比较器电路产生的电压进行滤波来施加到多个延迟元件的控制电压。

8. 发明申请

WO2005109642A1 等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路审中-公开
标题翻译：使用相同的多功能多相时钟信号发生器电路和串行数字数据接收器电路
公开(公告)号：WO2005109642A1
公开(公告)日：2005-11-17
申请号：PCT/JP2005/006647
申请日：2005-04-05
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H03K5/00
CPC分类号： H03K5/1504 , H03L7/0812 , H03L7/089
摘要：（課題）素子数の増加を極力抑え，半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にすることが可能な回路を実現すること。（解決手段）本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。入力クロック信号は２分周されている為，分周された相補クロック信号は入力クロックのデューティー比に依存することなく一定デューティー比を保持したクロック信号になる。この分周された相補クロック信号を電圧制御ディレイ素子列に入力し，電圧制御ディレイ素子列からの相補出力信号を分周された相補クロック信号と位相比較することで前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。
摘要翻译： [问题]为了实现能够使输出同相多相时钟信号的占空比保持与输入信号的占空比无关的电路，同时最小化元件数量的增加并进一步抑制电路面积的增加半导体板和功耗的增加。解决问题的手段在同相多相时钟信号发生器电路中，输入时钟信号被频率除以2，由此将其转换为互补时钟信号，然后输入到互补电压控制延迟元件阵列。由于输入时钟信号被频率除以2，所以分频的互补时钟信号不依赖于输入时钟的占空比，而是保持恒定的占空比。作为分频的这个互补时钟信号被输入到电压控制延迟元件阵列，互补输出信号与互补时钟信号相比较，被分频，从而可以输出与输入时钟信号同步的同相多相时钟信号。

9. 发明申请

WO2005035176A1 噴流半田槽审中-公开
标题翻译：喷射焊机
公开(公告)号：WO2005035176A1
公开(公告)日：2005-04-21
申请号：PCT/JP2004/014936
申请日：2004-10-08
申请人：千住金属工業株式会社 , 高口彰 , 佐藤一策 , 橋本昇 , 岡村淳一
发明人：高口彰 , 佐藤一策 , 橋本昇 , 岡村淳一
IPC分类号： B23K1/08
CPC分类号： B23K3/0653
摘要：　半田槽本体1内に半田送り室2を形成し、半田送り室には液面レベルLよりも下側に入口3を設けると共に、液面レベルLよりも上側に出口4を設け、入口にスクリューポンプ5を取り付け、ケーシングの貫通方向に沿って半田を送り込むとともに、前記スクリューポンプ5は、ケーシング12の貫通する内部空間13にスクリュー14を回転可能に設け、スクリューは、回転軸20の外側に複数枚の螺旋羽根21を円周方向に等間隔で突出すると共に、軸線方向から視た場合に全ての螺旋羽根で回転軸の全周を囲んでいるように構成する。
摘要翻译：一种喷射焊料容器，其中在焊料容器主体（1）中形成焊料供给室（2），并且在液位（L）的下侧的焊料供给室中形成有入口（3）出口（4）形成在液位（L）的上侧。螺杆泵（5）安装在入口处，焊料沿壳体的穿过方向进给。螺杆泵（5）安装在通过壳体（12）的内部空间（13）中，从而螺杆（14）可以在其中旋转。螺杆包括沿圆周方向以等间隔突出地形成在旋转轴（20）的外侧上的多个螺旋叶片（21），并且形成为使得所有螺旋叶片中的每一个可围绕旋转轴的所有周边从旋转轴的轴向观察。

10. 发明申请

WO2004040754A1 差動回路及びそれを備えた受信装置审中-公开
标题翻译：差分电路和接收器
公开(公告)号：WO2004040754A1
公开(公告)日：2004-05-13
申请号：PCT/JP2003/013942
申请日：2003-10-30
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H03F3/45
CPC分类号： H03F3/3028 , H03F3/3064 , H03F3/4521
摘要： Additionally provided are first and second current-supply circuits (51, 52) for introducing constant currents through load resistors (103, 113, 104, 114) if the common-mode voltage at the input stage exceeds the operating ranges of N-channel/P-channel differential amplifier circuits (1, 2). Such a circuit structure can be an equivalent circuit equivalent to structures where a constant current biased P-channel MOS transistor is connected as a load element to an N-channel of a complementary source-follower circuit (15) at the output stage.
摘要翻译：另外提供了如果输入级的共模电压超过N沟道/漏极的工作范围，则通过负载电阻（103,113,104,114）引入恒定电流的第一和第二电流源电路（51,52） P沟道差分放大电路（1,2）。这种电路结构可以是等效电路，其等效于在输出级将恒流偏置P沟道MOS晶体管作为负载元件连接到互补源跟随器电路（N）的结构。

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