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1. 发明申请

WO2005101773A1 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム审中-公开
标题翻译：发射机电路，接收器电路，时钟提取电路，数据传输方法和数据传输系统
公开(公告)号：WO2005101773A1
公开(公告)日：2005-10-27
申请号：PCT/JP2005/007101
申请日：2005-04-12
申请人：ザインエレクトロニクス株式会社 , 小沢誠一 , 岡村淳一 , 石曽根洋平 , 三浦賢
发明人：小沢誠一 , 岡村淳一 , 石曽根洋平 , 三浦賢
IPC分类号： H04L25/49
CPC分类号： H04L7/033 , H03K7/10 , H03L7/087 , H03L7/091 , H03L7/113 , H04L25/45 , H04L25/4902
摘要：（課題）　リファレンスクロック及びシェイクハンド動作が不要であり、信頼性の高い安定したデジタルデータの伝送を実現すること。（解決手段）　本発明によると、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的に伝送するデジタルデータ伝送方法であって、前記第１の期間における前記第１の情報の単位時間あたりの情報量は、前記第２の期間における前記第２の情報の単位時間あたりの情報量よりも多く、前記第１の期間における前記第２の情報は、パルス幅変調されたシリアルデータとして伝送されることを特徴とする伝送方法が提供される。
摘要翻译： [问题]实现高可靠性，稳定的数字数据传输，无需参考时钟和握手操作。解决问题的手段一种数字数据传输方法，用于分别在第一和第二间隔期间交替地周期性地发送第一和第二信息，其中在第一间隔期间每单位时间的第一信息的信息量大于第二间隔的第二信息的信息量在第二间隔期间每单位时间的信息，以及在第一间隔期间的第二信息作为脉冲宽度调制串行数据发送。

2. 发明申请

WO2011090045A1 変換装置审中-公开
标题翻译：转换装置
公开(公告)号：WO2011090045A1
公开(公告)日：2011-07-28
申请号：PCT/JP2011/050813
申请日：2011-01-19
申请人：株式会社 Trigence Semiconductor , 安田彰 , 岡村淳一
发明人：安田　彰 , 岡村　淳一
IPC分类号： H03M3/02
CPC分类号： H03M9/00 , H03M3/466
摘要：本発明の一実施形態として、アナログ入力信号をデジタル信号に変換して出力する変換装置であって、前記変換して出力されるデジタル信号にミスマッチシェーピングを行なった後にデジタル－アナログ変換を行なってフィードバック信号を生成するフィードバック信号生成器と、前記アナログ入力信号より前記フィードバック信号を減算して出力する減算器と、前記減算器の出力する信号を複数のパラレル信号に変換して出力するシリアル－パラレル変換器と、前記シリアル－パラレル変換器の出力する複数のパラレル信号に対する信号処理を行ない複数の信号を出力するベクトルフィルタと、前記ベクトルフィルタの出力する複数の信号を量子化してデジタル信号を出力する量子化器と、前記量子化器が出力するデジタル信号をシリアル信号に変換し出力するパラレル－シリアル変換器とを有する変換装置を提供する。
摘要翻译：所公开的转换装置将模拟输入信号转换为数字信号及其输出，其中转换装置包括用于对已转换和输出的数字信号执行失配整形，然后进行数模转换以产生反馈信号; 减法器，用于从模拟输入信号中减去反馈信号并输出; 串行并行转换器，用于将从减法器输出的信号转换为多个并行信号并输出; 矢量滤波器，用于对由串并转换器输出的多个并行信号执行信号处理并输出多个信号; 量化器，用于量化由矢量滤波器输出的多个信号并输出数字信号; 以及用于将由量化器输出的数字信号转换为串行信号并输出的并行串行转换器。

3. 发明申请

WO2007135928A9 デジタルアナログ変換装置审中-公开
公开(公告)号：WO2007135928A9
公开(公告)日：2007-11-29
申请号：PCT/JP2007/060072
申请日：2007-05-16
申请人：株式会社 Trigence Semiconductor , 安田彰 , 岡村淳一
发明人：安田彰 , 岡村淳一
IPC分类号： H03M3/02 , H03H17/00
摘要：デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現するため。入力信号のビット数を低減する第1のデータ換器と，前記第１の出力信号のフォーマットを変換する第2のデータ変換器と，前記第2のデータ変換器出力の履歴に応じた符号に変換する第3のデータ変換器を有する，データ変換装置を提供する。

4. 发明申请

WO2005109642A1 等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路审中-公开
标题翻译：使用相同的多功能多相时钟信号发生器电路和串行数字数据接收器电路
公开(公告)号：WO2005109642A1
公开(公告)日：2005-11-17
申请号：PCT/JP2005/006647
申请日：2005-04-05
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H03K5/00
CPC分类号： H03K5/1504 , H03L7/0812 , H03L7/089
摘要：（課題）素子数の増加を極力抑え，半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にすることが可能な回路を実現すること。（解決手段）本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。入力クロック信号は２分周されている為，分周された相補クロック信号は入力クロックのデューティー比に依存することなく一定デューティー比を保持したクロック信号になる。この分周された相補クロック信号を電圧制御ディレイ素子列に入力し，電圧制御ディレイ素子列からの相補出力信号を分周された相補クロック信号と位相比較することで前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。
摘要翻译： [问题]为了实现能够使输出同相多相时钟信号的占空比保持与输入信号的占空比无关的电路，同时最小化元件数量的增加并进一步抑制电路面积的增加半导体板和功耗的增加。解决问题的手段在同相多相时钟信号发生器电路中，输入时钟信号被频率除以2，由此将其转换为互补时钟信号，然后输入到互补电压控制延迟元件阵列。由于输入时钟信号被频率除以2，所以分频的互补时钟信号不依赖于输入时钟的占空比，而是保持恒定的占空比。作为分频的这个互补时钟信号被输入到电压控制延迟元件阵列，互补输出信号与互补时钟信号相比较，被分频，从而可以输出与输入时钟信号同步的同相多相时钟信号。

5. 发明申请

WO2005035176A1 噴流半田槽审中-公开
标题翻译：喷射焊机
公开(公告)号：WO2005035176A1
公开(公告)日：2005-04-21
申请号：PCT/JP2004/014936
申请日：2004-10-08
申请人：千住金属工業株式会社 , 高口彰 , 佐藤一策 , 橋本昇 , 岡村淳一
发明人：高口彰 , 佐藤一策 , 橋本昇 , 岡村淳一
IPC分类号： B23K1/08
CPC分类号： B23K3/0653
摘要：　半田槽本体1内に半田送り室2を形成し、半田送り室には液面レベルLよりも下側に入口3を設けると共に、液面レベルLよりも上側に出口4を設け、入口にスクリューポンプ5を取り付け、ケーシングの貫通方向に沿って半田を送り込むとともに、前記スクリューポンプ5は、ケーシング12の貫通する内部空間13にスクリュー14を回転可能に設け、スクリューは、回転軸20の外側に複数枚の螺旋羽根21を円周方向に等間隔で突出すると共に、軸線方向から視た場合に全ての螺旋羽根で回転軸の全周を囲んでいるように構成する。
摘要翻译：一种喷射焊料容器，其中在焊料容器主体（1）中形成焊料供给室（2），并且在液位（L）的下侧的焊料供给室中形成有入口（3）出口（4）形成在液位（L）的上侧。螺杆泵（5）安装在入口处，焊料沿壳体的穿过方向进给。螺杆泵（5）安装在通过壳体（12）的内部空间（13）中，从而螺杆（14）可以在其中旋转。螺杆包括沿圆周方向以等间隔突出地形成在旋转轴（20）的外侧上的多个螺旋叶片（21），并且形成为使得所有螺旋叶片中的每一个可围绕旋转轴的所有周边从旋转轴的轴向观察。

6. 发明申请

WO2004040754A1 差動回路及びそれを備えた受信装置审中-公开
标题翻译：差分电路和接收器
公开(公告)号：WO2004040754A1
公开(公告)日：2004-05-13
申请号：PCT/JP2003/013942
申请日：2003-10-30
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H03F3/45
CPC分类号： H03F3/3028 , H03F3/3064 , H03F3/4521
摘要： Additionally provided are first and second current-supply circuits (51, 52) for introducing constant currents through load resistors (103, 113, 104, 114) if the common-mode voltage at the input stage exceeds the operating ranges of N-channel/P-channel differential amplifier circuits (1, 2). Such a circuit structure can be an equivalent circuit equivalent to structures where a constant current biased P-channel MOS transistor is connected as a load element to an N-channel of a complementary source-follower circuit (15) at the output stage.
摘要翻译：另外提供了如果输入级的共模电压超过N沟道/漏极的工作范围，则通过负载电阻（103,113,104,114）引入恒定电流的第一和第二电流源电路（51,52） P沟道差分放大电路（1,2）。这种电路结构可以是等效电路，其等效于在输出级将恒流偏置P沟道MOS晶体管作为负载元件连接到互补源跟随器电路（N）的结构。

7. 发明申请

WO2009154067A1 デジタルスピーカー駆動装置审中-公开
标题翻译：数字扬声器驱动装置
公开(公告)号：WO2009154067A1
公开(公告)日：2009-12-23
申请号：PCT/JP2009/059867
申请日：2009-05-29
申请人：株式会社 Trigence Semiconductor , 岡村淳一 , 安田彰
发明人：岡村　淳一 , 安田　彰
IPC分类号： H04R3/00 , G10K11/178 , H04R15/00 , H04R19/02
CPC分类号： H04R3/00 , H03F3/211 , H03F3/217 , H04R1/005 , H04R1/1008 , H04R3/12 , H04R15/00 , H04R27/00 , H04R2227/003 , H04R2499/13 , H04R2499/15
摘要： ΔΣ変調器とミスマッチシェーピングフィルター回路により複数のデジタル信号を出力する回路と、複数のデジタル信号により駆動される複数のスピーカーによりアナログ音声を直接変換するデジタルスピーカー装置に最適なデジタル音響システムを提案する。そこで、ΔΣ変調器と、後置フィルターと、ｓ個の駆動回路と、ΔΣ変調器、後置フィルター及びｓ個の駆動素子に電源を供給する電源回路とから構成され、ｓ個の駆動回路はｓ個のデジタル信号端子に対応していることを特徴とするデジタルスピーカー駆動装置などを提供する。
摘要翻译：提出了一种数字音响系统，最适合数字扬声器装置，用于使用ΣS调制器和不匹配整形滤波器电路直接转换模拟声音，以输出多个数字信号，并且由多个数字信号驱动的多个扬声器信号。提供一种数字扬声器驱动装置，其特征在于，该装置由ΣS调制器，后置滤波器，s驱动电路和用于向ΔS调制器，后置滤波器和s驱动元件供电的电源电路并且s个驱动电路适合于数字信号端子。

8. 发明申请

WO2006117860A1 差動駆動回路およびそれを内蔵する電子機器审中-公开
标题翻译：差分驱动电路和电子器件并入其中
公开(公告)号：WO2006117860A1
公开(公告)日：2006-11-09
申请号：PCT/JP2005/008151
申请日：2005-04-28
申请人：ザインエレクトロニクス株式会社 , 三浦賢 , 岡村淳一 , 小沢誠一
发明人：三浦賢 , 岡村淳一 , 小沢誠一
IPC分类号： H03K19/0185 , H03F3/45
CPC分类号： H03F3/45179 , H03F3/45183 , H03F3/505 , H03F2203/45318 , H03F2203/45466 , H04L25/0272 , H04L25/028
摘要：　差動増幅器を無くすかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題を解決すると共に、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電子機器を提供する。　差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるスイッチ回路と、一方が高電位側の電源電位に接続され、他方がスイッチ回路の一方のノードに接続され、ソースフォロワとして動作するＮＭＯＳトランジスタと、一方が低電位側の電源電位に接続され、他方がスイッチ回路の他方のノードに接続され、ソースフォロワとして動作するＰＭＯＳトランジスタとから構成される出力回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのゲートに基準電位を供給する基準電位生成回路とを備え、基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可変手段を備えて成る。さらに出力回路のエンファシス回路を備えて成る。
摘要翻译：提供了用于低电压差分信号的差分驱动电路和包括其的电子器件，其中不使用差分放大器或减少差分放大器的数量，从而减少电路面积和电流消耗，并进一步解决振荡问题由噪音引起，同时实现了较高的驾驶性能。包括开关电路，输出电路和参考电位发生电路。包含MOS晶体管的开关电路接收差分信号并输出电流信号。输出电路包括NMOS晶体管，其一端连接到较高电位侧的电源电位，另一端连接到开关电路的节点并用作源极跟随器，PMOS 晶体管，其一端连接到下电位侧的电源电位，其另一端连接到开关电路的另一个节点，并用作源极跟随器。参考电位产生电路将参考电位提供给PMOS和NMOS晶体管的各个栅极。参考电位产生电路包括电位改变装置，其以保持不变的偏移电位来改变差分电位。此外，还包括用于输出电路的加重电路。

9. 发明申请

WO2011070810A1 選択装置审中-公开
标题翻译：选择装置
公开(公告)号：WO2011070810A1
公开(公告)日：2011-06-16
申请号：PCT/JP2010/059211
申请日：2010-05-31
申请人：株式会社 Trigence Semiconductor , 安田彰 , 岡村淳一
发明人：安田　彰 , 岡村　淳一
IPC分类号： H03M1/74 , H03M5/16
CPC分类号： H03M1/066 , H03M1/74 , H03M3/502 , H04R3/00 , H04R2420/03
摘要：　デジタル選択信号を取得する取得部と、０値の出力を命令されることが可能な複数の単位セルそれぞれに選択信号を出力する出力部とを有し、前記選択信号は前記単位セルに前記選択信号に対応する値の出力を命令し、前記複数の単位セルに出力される選択信号が命令する出力の値の合計は前記デジタル選択信号に対応して決まる値であり、前記デジタル選択信号に対応する出力が０値であれば、０でないＮ値の出力を命令する選択信号が出力される単位セルが存在することを特徴とする選択装置を提供する。
摘要翻译：提供了一种选择装置，其包括用于获取数字选择信号的获取部分，以及用于将选择信号输出到各个单元的输出部分，每个单位单元能够被命令输出值零。选择装置的特征在于：每个选择信号用于命令单位单元输出对应于该选择信号的值; 输出到各个单位单元的由各个选择信号命令输出的值的和是与数字选择信号相关联地确定的值; 并且如果对应于数字选择信号的输出值为零，则每个命令输出非零值（N）的选择信号被输出到一些单位单元。

10. 发明申请

WO2002065690A1 半導体集積回路审中-公开
标题翻译：半导体集成电路
公开(公告)号：WO2002065690A1
公开(公告)日：2002-08-22
申请号：PCT/JP2001/011358
申请日：2001-12-25
申请人：ザインエレクトロニクス株式会社 , 岡村淳一
发明人：岡村淳一
IPC分类号： H04L7/04
CPC分类号： H04L7/0338
摘要： A semiconductor integrated circuit for realizing a receiving circuit for stably determining the value of a symbol even if the phase of received serial-transmission data shifts from that of a sampling clock signal or even if the waveform of received serial-transmission data degrades because of uneven delay of a signal on a transmission line when serial-transmission data is received. The semiconductor integrated circuit comprises a first clock signal generator circuit for generating clock signals of N phases synchronized with an input clock signal, a second clock signal generator circuit for generating clock signals of M phases (M ≠ N) synchronized with a selected one of the clock signals of N phases generated by the first clock signal generator circuit, and a calculation circuit for calculating the control value used for selecting one of the clock signals of N phases on the basis of the logic value of the serial-transmission data sampled by using the clock signals of N phases and those of M phases.
摘要翻译：一种用于实现用于稳定地确定符号值的接收电路的半导体集成电路，即使所接收的串行传输数据的相位从采样时钟信号的相位偏移，或者即使由于不均匀而导致接收的串行传输数据的波形劣化当接收到串行传输数据时，在传输线上的信号的延迟。半导体集成电路包括用于产生与输入时钟信号同步的N个相位的时钟信号的第一时钟信号发生器电路，用于产生与所选择的一个所选择的一个同步的M相（M≠N）的时钟信号的第二时钟信号发生器电路由第一时钟信号发生器电路产生的N相的时钟信号，以及计算电路，用于基于通过使用采样的串行传输数据的逻辑值来计算用于选择N相的时钟信号之一的控制值 N相的时钟信号和M相的时钟信号。

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