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1. 发明专利

TW594773B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW594773B
公开(公告)日：2004-06-21
申请号：TW090114476
申请日：2001-06-14
申请人：日立製作所股份有限公司 HITACHI, LTD. , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD
发明人：中原茂 SHIGERU NAKAHARA , 林秀樹 HIDEKI HAYASHI , 鈴木武史 , 日下田惠一 KEIICHI HIGETA
IPC分类号： G11C , G06F
CPC分类号： G11C29/848 , G11C29/028 , G11C29/44 , G11C29/50012 , G11C29/787 , G11C29/789 , G11C29/802 , G11C2029/1208 , G11C2029/4402
摘要：於內藏複數的記憶體之半導體積體電路中，效率良好地救濟記憶體的不良位元，可以謀求產品率之提升。設置：具有被輸入之辨識碼是否與自己的辨識碼一致之辨識碼一致檢測電路以及接收資料栓鎖電路，進行對應栓鎖之資料的動作而被構成之複數的電路方塊(RAM巨集胞)；以及可以設定上述辨識碼與對應該辨識碼之資訊，可以串列輸出被設定之資訊之設定電路(10)；以及由該設定電路依序讀出設定資訊，轉換為並列資料，可以傳送於上述複數的電路方塊之控制電路(20)，上述複數的電路方塊將個別之辨識碼一致檢測電路判定被輸入之辨識碼與自己的辨識碼為一致時被傳送來之上述設定資訊取入上述接收資料栓鎖電路而加以保持地構成。
简体摘要：于内藏复数的内存之半导体集成电路中，效率良好地救济内存的不良比特，可以谋求产品率之提升。设置：具有被输入之辨识码是否与自己的辨识码一致之辨识码一致检测电路以及接收数据栓锁电路，进行对应栓锁之数据的动作而被构成之复数的电路方块(RAM宏胞)；以及可以设置上述辨识码与对应该辨识码之信息，可以串行输出被设置之信息之设置电路(10)；以及由该设置电路依序读出设置信息，转换为并列数据，可以发送于上述复数的电路方块之控制电路(20)，上述复数的电路方块将个别之辨识码一致检测电路判定被输入之辨识码与自己的辨识码为一致时被发送来之上述设置信息取入上述接收数据栓锁电路而加以保持地构成。

2. 发明专利

TWI261249B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TWI261249B
公开(公告)日：2006-09-01
申请号：TW092100618
申请日：2003-01-13
申请人：日立製作所股份有限公司 HITACHI, LTD.
发明人：岩橋誠之 , 中原茂 SHIGERU NAKAHARA , 鈴木武史 , 日下田惠一 KEIICHI HIGETA
IPC分类号： G11C
CPC分类号： G11C7/1069 , G11C7/1051 , G11C8/16 , G11C11/4125
摘要：本發明提供一種備有：可以達成高速化且容易設定定時的記億電路、高速記憶體與大容量記憶電路之新穎的半導體積體電路裝置。
依據字元線的選擇動作及記憶資訊來判定記憶體電流是否流通之記億格的讀出電路設有：第1放大電路、及第2放大電路。
上述第1放大電路包含：分別將閘極供給至每個連接於上述記憶格之複數位元線，並在對相關位元線施加預充電電壓的狀態下維持截斷狀態之第1導電型的第1 MOSFET，且該第1放大回路可根據上述位元線的選擇信號進行作動。
上述第2放大電路包含：分別將相關之第1放大電路的複數個放大信號供給至閘極，並連接成並聯形態之複數個第2導電型的第2 MOSFET，且該第2放大回路可根據上述第1放大回路的放大信號產生放大信號。
简体摘要：本发明提供一种备有：可以达成高速化且容易设置定时的记亿电路、高速内存与大容量记忆电路之新颖的半导体集成电路设备。依据字符线的选择动作及记忆信息来判定内存电流是否流通之记亿格的读出电路设有：第1放大电路、及第2放大电路。上述第1放大电路包含：分别将闸极供给至每个连接于上述记忆格之复数码元线，并在对相关比特线施加预充电电压的状态下维持截断状态之第1导电型的第1 MOSFET，且该第1放大回路可根据上述比特线的选择信号进行作动。上述第2放大电路包含：分别将相关之第1放大电路的复数个放大信号供给至闸极，并连接成并联形态之复数个第2导电型的第2 MOSFET，且该第2放大回路可根据上述第1放大回路的放大信号产生放大信号。

3. 发明专利

TW594753B 半導體記憶體裝置失效
简体标题：半导体内存设备
公开(公告)号：TW594753B
公开(公告)日：2004-06-21
申请号：TW091117723
申请日：2002-08-07
申请人：日立製作所股份有限公司 HITACHI, LTD.
发明人：日下田惠一 KEIICHI HIGETA , 中原茂 SHIGERU NAKAHARA , 南部博昭 HIROAKI NAMBU
IPC分类号： G11C
CPC分类号： G11C11/417 , G11C11/412
摘要：本發明揭示一種半導體記憶體裝置，其具包括CMOS觸發器電路型記憶體單元之記憶體陣列，可改善雜訊邊界、加速讀取速度並降低耗電。在該半導體記憶體裝置中，設定記憶體單元操作電壓高於各周邊電路操作電壓。設定構成記憶體單元之MOS電晶體的臨限電壓高於構成周邊電路之MOS電晶體。形成構成記憶體單元之MOS電晶體之閘極絕緣膜，使其較構成周邊電路之MOS電晶體之閘極絕緣膜厚(當轉換為相同材料之絕緣膜時)。此外，設定字元線選擇位準及位元線預充電位準相同於週邊電路操作電壓位準。
简体摘要：本发明揭示一种半导体内存设备，其具包括CMOS触发器电路型内存单元之内存数组，可改善噪声边界、加速读取速度并降低耗电。在该半导体内存设备中，设置内存单元操作电压高于各周边电路操作电压。设置构成内存单元之MOS晶体管的临限电压高于构成周边电路之MOS晶体管。形成构成内存单元之MOS晶体管之闸极绝缘膜，使其较构成周边电路之MOS晶体管之闸极绝缘膜厚(当转换为相同材料之绝缘膜时)。此外，设置字符线选择位准及比特线预充电位准相同于周边电路操作电压位准。

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