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1. 发明申请

WO2005045846A1 半導体記憶装置及びそのバースト動作方法审中-公开
标题翻译：半导体存储器件及其运行方法
公开(公告)号：WO2005045846A1
公开(公告)日：2005-05-19
申请号：PCT/JP2004/016296
申请日：2004-11-04
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 細川浩二 , 宮武久忠 , 中村裕
发明人：砂永登志男 , 細川浩二 , 宮武久忠 , 中村裕
IPC分类号： G11C11/4096
CPC分类号： G11C11/4076 , G11C7/08 , G11C7/1018 , G11C11/4096
摘要：【課題】消費電流を増大させることなく、バースト長を長くすることが可能なＰＳＲＡＭ及びそのバースト動作方法を提供する。【解決手段】センスアンプが活性化されている間に列選択線ＣＳＬ１及びＣＳＬ２が順に駆動される。これによりビットスイッチＢＳＷ１～ＢＳＷ８が４つずつオンになり、ビット線対ＢＬ１～ＢＬ８から８ビットの読出データＲＤが４ビットずつプリフェッチ／プリロードラッチＰＦＰＬＬ１～ＰＦＰＬＬ８にラッチされる。これら８ビットの読出データＲＤは、１ビットずつ順に１本のデータ入出力線Ｉ／Ｏ１に連続的に出力される。
摘要翻译： [问题]提供能够增加突发长度而不增加电流消耗的PSRAM和突发操作的方法。 [解决问题的手段]当感测放大器被激活时，列选择线（CSL1和CSL2）被依次驱动。这通过预取/预加载锁存器（PFPLL1至PFPLL8）将四位和8位读取数据（RD）从位线对（BL1至BL8）锁存四位，从而打开位开关（BSW1至BSW8）。 8位读取数据（RD）通过1位连续输出到数据I / O线（I / O1）。

2. 发明申请

WO2005041201A1 半導体記憶装置及びそのリフレッシュ方法审中-公开
标题翻译：半导体存储装置及其相同方法
公开(公告)号：WO2005041201A1
公开(公告)日：2005-05-06
申请号：PCT/JP2004/015589
申请日：2004-10-21
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 宮武久忠 , 細川浩二
发明人：砂永登志男 , 宮武久忠 , 細川浩二
IPC分类号： G11C11/406
CPC分类号： G11C7/1063 , G11C7/1051 , G11C11/406 , G11C11/40603 , G11C2211/4061
摘要： [PROBLEMS] To provide a DRAM wherein a refresh operation can be inserted between ordinary access operations and wherein the internal cycle time can be set to be longer than a half of the external cycle time. [MEANS FOR SOLVING PROGRAMS] An address selector (18) selects an access row address signal (ERA) or a refresh row address signal (RRA). A row decoder control circuit (16) selects, in response to a selected row address signal (RA), one of blocks into which the memory cell array is divided, and causes a row decoder circuit (22) to select a word line. If an operation is initiated in any one of the blocks, then a busy signal (/BUSY) is activated to inhibit the address selector (18) from performing any selection. When the operation is terminated, the busy signal (/BUSY) is deactivated to release the inhibition of the address selector (18). Accordingly, a precedently inputted row address signal (ERA or RRA) is given a higher priority, and a subsequently inputted row address signal (RRA or ERA) is caused to wait until a termination of the precedent operation.
摘要翻译：提供一种DRAM，其中可以在普通存取操作之间插入刷新操作，并且其中内部循环时间可以被设置为长于外部周期时间的一半。 [解决方案的手段]地址选择器（18）选择访问行地址信号（ERA）或刷新行地址信号（RRA）。行解码器控制电路（16）响应于所选择的行地址信号（RA）选择存储单元阵列划分成的块之一，并使行解码器电路（22）选择字线。如果在任何一个块中启动操作，则激活忙信号（/ BUSY），以禁止地址选择器（18）执行任何选择。当操作终止时，忙信号（/ BUSY）被禁用以释放地址选择器（18）的禁止。因此，先前输入的行地址信号（ERA或RRA）被赋予更高的优先级，并且使随后输入的行地址信号（RRA或ERA）等待直到先前操作的终止。

3. 发明申请

WO2004093089A1 ダイナミック型半導体記憶装置审中-公开
标题翻译：动态半导体存储器件
公开(公告)号：WO2004093089A1
公开(公告)日：2004-10-28
申请号：PCT/JP2004/005275
申请日：2004-04-13
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 細川浩二 , 宮武久忠
发明人：砂永登志男 , 細川浩二 , 宮武久忠
IPC分类号： G11C11/406
CPC分类号： G11C11/406
摘要：リフレッシュ周期をきめ細かく設定することによりリフレッシュ電流を効果的に低減することの可能なＤＲＡＭを簡単な回路構成で実現する。　メモリセルアレイは６４個のサブアレイに分割され、各サブアレイはさらに８個のブロックに分割される。リフレッシュサイクル制御回路ＲＣＣＣは、１又は１／２の分周比を設定するヒューズ回路ＦＣ０と、その設定された分周比でプリデコード信号ＺＬＩ０を分周する分周器ＦＤ０と、１又は１／４の分周比を設定するヒューズ回路ＦＣ１～ＦＣ８と、その設定された分周比でプリデコード信号ＺＬＩ１～ＺＬＩ８を分周する分周器ＦＤ１～ＦＤ８とを備える。リフレッシュサイクル制御回路ＲＣＣＣは、６４個のサブアレイ用に６４又は１２８ｍｓのリフレッシュ周期を、５１２個のブロック用に６４又は２５６ｍｓのリフレッシュ周期を設定することができる。
摘要翻译：可以实现能够通过将刷新周期设定为小步来有效地减小刷新电流的简单电路结构的DRAM。存储器阵列被分成64个子阵列，每个子阵列进一步分为八个块。刷新周期控制电路（RCCC）包括：用于设置1或1/2分频比的熔丝电路（FC0）; 用于将预解码信号（ZLI0）除以已经设置的分频比的分频器（FD0）; 保险丝电路（FC1至FC8）用于设置1或1/4分频比; 以及用于以预设解码信号（ZLI1至ZLI8）分割的分频器（FD1至FD8）。刷新周期控制电路（RCCC）可以为64个子阵列设置64或128 ms刷新周期，为512个块设置64或256 ms更新周期。

4. 发明申请

WO2002080180A1 ＤＲＡＭ及びアクセス方法审中-公开
标题翻译： DRAM和访问方法
公开(公告)号：WO2002080180A1
公开(公告)日：2002-10-10
申请号：PCT/JP2002/002093
申请日：2002-03-06
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 渡辺晋平 , 細川浩二
发明人：砂永登志男 , 渡辺晋平 , 細川浩二
IPC分类号： G11C11/408
CPC分类号： G11C7/1066 , G11C11/408 , G11C11/4087 , G11C11/4097
摘要： A DRAM and a method of accessing a DRAM capable of obtaining a high data rate in a random row access. By selecting one of a plurality of main word lines (14), eight sub-word lines (16) are selected from 512 sub-word lines(16), and one sub-word line (16) is selected by a sub-word line (16) selecting signal and an enable signal.
摘要翻译：一种DRAM和一种访问能够获得随机行访问中的高数据速率的DRAM的方法。通过选择多个主字线（14）中的一个，从512个子字线（16）中选择八个子字线（16），并且一个子字线（16）由子字选择线路（16）选择信号和使能信号。

5. 发明专利

JP2019537187A メモリ・セル構造、メモリ・セル・システム、およびメモリ・セル構造を製造するための方法审中-公开
公开(公告)号：JP2019537187A
公开(公告)日：2019-12-19
申请号：JP2019521693
申请日：2017-10-25
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：安田岳雄 , 細川浩二 , 石井正俊
IPC分类号： G11C11/54
摘要：【課題】ニューロモーフィックのハードウェア実装に関連するメモリ・セル構造を提供。【解決手段】メモリ・セル構造が、複数のセル・コンポーネントを含むシナプス・メモリ・セルであって、複数のセル・コンポーネントの各々は単位セルを含む、シナプス・メモリ・セルと、シナプス・メモリ・セルにシナプス状態を書き込むように配置された複数の書き込み線であって、複数の書き込み線の各々が、対応するセル・コンポーネントに含まれる単位セルに所定の数の状態の第2の組のうちの1つを書き込むことによって、所定の数の状態の第1の組のうちの1つを、対応するセル・コンポーネントに書き込むために用いられ、第1の組は、第2の組と、対応するセル・コンポーネントに含まれる単位セルの数とに依拠する、複数の書き込み線と、シナプス・メモリ・セルからシナプス状態を読み出すように配置された読み出し線であって、読み出し線は、複数のセル・コンポーネントの全てから所定の数の状態の第1の組のうちの1つを同時に読み出すために用いられる、読み出し線と、を備える。【選択図】図5

6. 发明专利

JP2021511566A ニューロモーフィック・チップ、ニューロモーフィック・システム、ニューロモーフィック・チップ内のシナプス重みを更新するための方法およびコンピュータ・プログラム审中-公开
公开(公告)号：JP2021511566A
公开(公告)日：2021-05-06
申请号：JP2020537463
申请日：2019-01-07
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：岡▲崎▼ 篤也 , 石井正俊 , 岡澤潤香 , 細川浩二 , 恐神貴行
IPC分类号： G06N3/063
摘要：【課題】シナプス重みを更新するための方法およびそのニューロモーフィック・チップを提供。【解決手段】ニューロモーフィック・チップは、対応するそれぞれの抵抗性デバイスを含むシナプス・セル、軸索線、樹状突起線およびスイッチを含む。シナプス・セルは、クロスバー・アレイを形成するように、軸索線および樹状突起線に接続されている。軸索線は、入力データを受け取り、その入力データをシナプス・セルに供給するように構成されている。樹状突起線は、出力データを受け取り、その出力データを、1本または複数本の対応するそれぞれの出力線を介して供給するように構成されている。スイッチのうちの所与の1つのスイッチは、入力端子を1本または複数本の入力線に接続し、その1つまたは複数の出力端子を所与の1本または複数本の軸索線に変更可能に接続するように構成されている。抵抗性デバイスのばらつきのために抵抗値を小さな刻みで変化させることが難しい場合であっても、高精密のシナプス重みの更新を可能にする。【選択図】図1

7. 发明专利

JP2021510898A シナプス・メモリ、シナプス・メモリを備えるデバイス、及び、シナプス・メモリに記憶された重み値を読み出す方法审中-公开
公开(公告)号：JP2021510898A
公开(公告)日：2021-04-30
申请号：JP2020537730
申请日：2019-01-10
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：安田岳雄 , 細川浩二
IPC分类号： G11C11/16 , G06N3/063 , G06G7/60 , G11C11/54
摘要：【課題】シナプス・メモリを提供。【解決手段】シナプス・メモリは、重み値を記憶するように構成されたメモリ・デバイスを含む。このメモリ・デバイスは、読出し端子、書込み端子および共通端子を含み、読出し端子は、読出し信号を受け取るように構成されており、書込み端子は、書込み信号を受け取るように構成されており、共通端子は、メモリ・デバイスから出力信号を出力するように構成されている。シナプス・メモリはさらに、メモリ・デバイスの書込み端子と書込み信号を送るように構成された書込み信号線との間に提供された書込みトランジスタを含む。シナプス・メモリはさらに、メモリ・デバイスの共通端子と樹状突起線のうちの1本の樹状突起線との間に提供された共通トランジスタを含む。典型的なメモリ・デバイスは磁気抵抗ランダム・アクセス・メモリ(MRAM)である。【選択図】図3

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