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1. 发明申请

WO2003038900A1 半導体およびその製造方法审中-公开
标题翻译：图像显示方法和图像显示装置
公开(公告)号：WO2003038900A1
公开(公告)日：2003-05-08
申请号：PCT/JP2002/011248
申请日：2002-10-29
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 北村恒二 , 砂永登志男 , 宮武久忠
发明人：北村恒二 , 砂永登志男 , 宮武久忠
IPC分类号： H01L27/105
CPC分类号： H01L27/224 , H01L21/84
摘要： An MRAM memory cell structure for preventing a parasitic transistor from generating. A diode is used as an MRAM memory cell switching element to form an n−type semiconductor layer (25) and a p−type semiconductor layer (29) that constitute a diode on the surface semiconductor layer of an SOI substrate. The n−type semiconductor layer (25) and the p−type semiconductor layer (29) are disposed in a lateral direction and separated by an isolation region (5) for electrically isolating from other elements or the substrate.
摘要翻译：用于防止寄生晶体管产生的MRAM存储单元结构。使用二极管作为MRAM存储单元开关元件，以在SOI衬底的表面半导体层上形成构成二极管的n型半导体层（25）和p型半导体层（29）。 n型半导体层（25）和p型半导体层（29）沿横向方向设置，并被隔离区（5）分离，用于与其它元件或衬底电绝缘。

2. 发明申请

WO2005045846A1 半導体記憶装置及びそのバースト動作方法审中-公开
标题翻译：半导体存储器件及其运行方法
公开(公告)号：WO2005045846A1
公开(公告)日：2005-05-19
申请号：PCT/JP2004/016296
申请日：2004-11-04
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 細川浩二 , 宮武久忠 , 中村裕
发明人：砂永登志男 , 細川浩二 , 宮武久忠 , 中村裕
IPC分类号： G11C11/4096
CPC分类号： G11C11/4076 , G11C7/08 , G11C7/1018 , G11C11/4096
摘要：【課題】消費電流を増大させることなく、バースト長を長くすることが可能なＰＳＲＡＭ及びそのバースト動作方法を提供する。【解決手段】センスアンプが活性化されている間に列選択線ＣＳＬ１及びＣＳＬ２が順に駆動される。これによりビットスイッチＢＳＷ１～ＢＳＷ８が４つずつオンになり、ビット線対ＢＬ１～ＢＬ８から８ビットの読出データＲＤが４ビットずつプリフェッチ／プリロードラッチＰＦＰＬＬ１～ＰＦＰＬＬ８にラッチされる。これら８ビットの読出データＲＤは、１ビットずつ順に１本のデータ入出力線Ｉ／Ｏ１に連続的に出力される。
摘要翻译： [问题]提供能够增加突发长度而不增加电流消耗的PSRAM和突发操作的方法。 [解决问题的手段]当感测放大器被激活时，列选择线（CSL1和CSL2）被依次驱动。这通过预取/预加载锁存器（PFPLL1至PFPLL8）将四位和8位读取数据（RD）从位线对（BL1至BL8）锁存四位，从而打开位开关（BSW1至BSW8）。 8位读取数据（RD）通过1位连续输出到数据I / O线（I / O1）。

3. 发明申请

WO2005041201A1 半導体記憶装置及びそのリフレッシュ方法审中-公开
标题翻译：半导体存储装置及其相同方法
公开(公告)号：WO2005041201A1
公开(公告)日：2005-05-06
申请号：PCT/JP2004/015589
申请日：2004-10-21
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 宮武久忠 , 細川浩二
发明人：砂永登志男 , 宮武久忠 , 細川浩二
IPC分类号： G11C11/406
CPC分类号： G11C7/1063 , G11C7/1051 , G11C11/406 , G11C11/40603 , G11C2211/4061
摘要： [PROBLEMS] To provide a DRAM wherein a refresh operation can be inserted between ordinary access operations and wherein the internal cycle time can be set to be longer than a half of the external cycle time. [MEANS FOR SOLVING PROGRAMS] An address selector (18) selects an access row address signal (ERA) or a refresh row address signal (RRA). A row decoder control circuit (16) selects, in response to a selected row address signal (RA), one of blocks into which the memory cell array is divided, and causes a row decoder circuit (22) to select a word line. If an operation is initiated in any one of the blocks, then a busy signal (/BUSY) is activated to inhibit the address selector (18) from performing any selection. When the operation is terminated, the busy signal (/BUSY) is deactivated to release the inhibition of the address selector (18). Accordingly, a precedently inputted row address signal (ERA or RRA) is given a higher priority, and a subsequently inputted row address signal (RRA or ERA) is caused to wait until a termination of the precedent operation.
摘要翻译：提供一种DRAM，其中可以在普通存取操作之间插入刷新操作，并且其中内部循环时间可以被设置为长于外部周期时间的一半。 [解决方案的手段]地址选择器（18）选择访问行地址信号（ERA）或刷新行地址信号（RRA）。行解码器控制电路（16）响应于所选择的行地址信号（RA）选择存储单元阵列划分成的块之一，并使行解码器电路（22）选择字线。如果在任何一个块中启动操作，则激活忙信号（/ BUSY），以禁止地址选择器（18）执行任何选择。当操作终止时，忙信号（/ BUSY）被禁用以释放地址选择器（18）的禁止。因此，先前输入的行地址信号（ERA或RRA）被赋予更高的优先级，并且使随后输入的行地址信号（RRA或ERA）等待直到先前操作的终止。

4. 发明申请

WO2004093089A1 ダイナミック型半導体記憶装置审中-公开
标题翻译：动态半导体存储器件
公开(公告)号：WO2004093089A1
公开(公告)日：2004-10-28
申请号：PCT/JP2004/005275
申请日：2004-04-13
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 細川浩二 , 宮武久忠
发明人：砂永登志男 , 細川浩二 , 宮武久忠
IPC分类号： G11C11/406
CPC分类号： G11C11/406
摘要：リフレッシュ周期をきめ細かく設定することによりリフレッシュ電流を効果的に低減することの可能なＤＲＡＭを簡単な回路構成で実現する。　メモリセルアレイは６４個のサブアレイに分割され、各サブアレイはさらに８個のブロックに分割される。リフレッシュサイクル制御回路ＲＣＣＣは、１又は１／２の分周比を設定するヒューズ回路ＦＣ０と、その設定された分周比でプリデコード信号ＺＬＩ０を分周する分周器ＦＤ０と、１又は１／４の分周比を設定するヒューズ回路ＦＣ１～ＦＣ８と、その設定された分周比でプリデコード信号ＺＬＩ１～ＺＬＩ８を分周する分周器ＦＤ１～ＦＤ８とを備える。リフレッシュサイクル制御回路ＲＣＣＣは、６４個のサブアレイ用に６４又は１２８ｍｓのリフレッシュ周期を、５１２個のブロック用に６４又は２５６ｍｓのリフレッシュ周期を設定することができる。
摘要翻译：可以实现能够通过将刷新周期设定为小步来有效地减小刷新电流的简单电路结构的DRAM。存储器阵列被分成64个子阵列，每个子阵列进一步分为八个块。刷新周期控制电路（RCCC）包括：用于设置1或1/2分频比的熔丝电路（FC0）; 用于将预解码信号（ZLI0）除以已经设置的分频比的分频器（FD0）; 保险丝电路（FC1至FC8）用于设置1或1/4分频比; 以及用于以预设解码信号（ZLI1至ZLI8）分割的分频器（FD1至FD8）。刷新周期控制电路（RCCC）可以为64个子阵列设置64或128 ms刷新周期，为512个块设置64或256 ms更新周期。

5. 发明申请

WO2007077801A1 電流消費低減化のためのメモリ・システムおよびその方法审中-公开
标题翻译：用于降低电流消耗的存储器系统及其方法
公开(公告)号：WO2007077801A1
公开(公告)日：2007-07-12
申请号：PCT/JP2006/325820
申请日：2006-12-25
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男
发明人：砂永登志男
IPC分类号： G11C11/4074
CPC分类号： G11C11/4074 , G11C5/145 , G11C2207/2227
摘要：【課題】　チャージ・ポンプ回路等を備えたＤＲＡＭ等における電圧発生回路の効率を上げることで、アクティブ時およびスタンバイ時における大きな消費電流を低減できるメモリ・システム、およびその低電流化方法を提供する。【解決手段】　メモリ・システムにおいて、メモリ・セル・アレイに対するアクセス開始要求に応答して予め充電した電荷をアクセス制御回路に供給して前記アクセス制御回路をメモリ・アクセス用の低電圧から高電圧に駆動させるための高電圧供給ブースト回路を備える。また、メモリ・セル・アレイに対するアクセス終了要求に応答して前記アクセス制御回路を前記高電圧から前記低電圧に切り換える際の過剰な電荷を吸収するための低電圧供給ブースト回路をさらに備える。
摘要翻译：本发明提供一种能够通过增加具有电荷泵电路等的DRAM等中的电压产生电路的效率而在有功状态和待机状态下减小大电流消耗的存储器系统，以及减少电流的方法。一种存储系统，包括：高压电源升压电路，用于响应于对存储单元阵列的访问开始请求向存取控制电路提供预充电电荷，并从低电压驱动访问控制电路用于存储器访问高电压。此外，存储器系统还包括低电压电源升压电路，用于吸收当访问控制电路响应于对存储单元阵列的访问结束请求而从高电压切换到低电压时产生的过大的电荷。

6. 发明申请

WO2002082455A1 ＤＲＡＭ及びＤＲＡＭのリフレッシュ方法审中-公开
标题翻译： DRAM和DRAM刷新方法
公开(公告)号：WO2002082455A1
公开(公告)日：2002-10-17
申请号：PCT/JP2002/002092
申请日：2002-03-06
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 渡辺晋平
发明人：砂永登志男 , 渡辺晋平
IPC分类号： G11C11/406
CPC分类号： G11C11/40603 , G11C11/406 , G11C11/40618
摘要： A DRAM capable of reducing the access loss time during refresh, performing refresh of another bank simultaneously with an ordinary access, and being handled in the same way as an SRAM. The DRAM comprises execution instruction means for instructing execution of refresh, bank specification means for specifying a bank number of a memory cell to be refreshed, address specification means for specifying a row address of the memory cell to be refreshed within a specified bank, and execution means for refreshing the memory cell of the row address specified by the address specification means in the bank specified by the bank specification means when execution of refresh is instructed from the execution instruction means.
摘要翻译：能够在刷新期间减少访问损失时间的DRAM，以与普通存取同时进行的另一个存储体的刷新，并以与SRAM相同的方式进行处理。 DRAM包括用于指示执行刷新的执行指令装置，用于指定要刷新的存储器单元的存储体号的存储体指定装置，用于指定要在特定存储体中刷新的存储单元的行地址的地址指定装置，以及执行用于在从执行指令装置指示执行刷新时，刷新银行指定装置指定的银行中由地址指定装置指定的行地址的存储单元的装置。

7. 发明申请

WO2002080180A1 ＤＲＡＭ及びアクセス方法审中-公开
标题翻译： DRAM和访问方法
公开(公告)号：WO2002080180A1
公开(公告)日：2002-10-10
申请号：PCT/JP2002/002093
申请日：2002-03-06
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 渡辺晋平 , 細川浩二
发明人：砂永登志男 , 渡辺晋平 , 細川浩二
IPC分类号： G11C11/408
CPC分类号： G11C7/1066 , G11C11/408 , G11C11/4087 , G11C11/4097
摘要： A DRAM and a method of accessing a DRAM capable of obtaining a high data rate in a random row access. By selecting one of a plurality of main word lines (14), eight sub-word lines (16) are selected from 512 sub-word lines(16), and one sub-word line (16) is selected by a sub-word line (16) selecting signal and an enable signal.
摘要翻译：一种DRAM和一种访问能够获得随机行访问中的高数据速率的DRAM的方法。通过选择多个主字线（14）中的一个，从512个子字线（16）中选择八个子字线（16），并且一个子字线（16）由子字选择线路（16）选择信号和使能信号。

8. 发明申请

WO2007013491A1 メモリの制御方法、メモリ・システム审中-公开
标题翻译：存储器控制方法和存储器系统
公开(公告)号：WO2007013491A1
公开(公告)日：2007-02-01
申请号：PCT/JP2006/314735
申请日：2006-07-26
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 藤田典生
发明人：砂永登志男 , 藤田典生
IPC分类号： G11C11/401 , G11C11/407
CPC分类号： G11C7/22 , G11C8/10 , G11C11/4076 , G11C2207/2218
摘要： [PROBLEMS] To shorten an access cycle time and improve data rate for data input/output (I/O), in a memory to which single-write can be performed. [MEANS FOR SOLVING PROBLEMS] The memory is provided with a latch circuit for latching a read address and a write address inputted from an address input; an address selecting circuit for selecting either the read address or the write address latched by the latch circuit as an access address; a read latch circuit for latching read data read by a memory cell array; a write latch circuit for latching write data inputted from the data input/output; and a control circuit for controlling the access address selected by the address selecting circuit by receiving a command inputted from a command input. Furthermore, the memory is provided with a control circuit for controlling timing for writing in a memory cell wherein the write data latched by the write latch circuit is activated.
摘要翻译： [问题]为了缩短访问周期时间并提高数据输入/输出（I / O）的数据速率，可以在可执行单写操作的存储器中。解决问题的手段存储器具有用于锁存从地址输入输入的读取地址和写入地址的锁存电路; 地址选择电路，用于选择由锁存电路锁存的读地址或写地址作为访问地址; 读取锁存电路，用于锁存由存储单元阵列读取的读取数据; 写锁存电路，用于锁存从数据输入/输出输入的写入数据; 以及控制电路，用于通过接收从命令输入输入的命令来控制由地址选择电路选择的访问地址。此外，存储器设置有用于控制写入存储器单元的定时的控制电路，其中由锁存电路锁存的写入数据被激活。

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