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1. 发明申请

WO2003038900A1 半導体およびその製造方法审中-公开
标题翻译：图像显示方法和图像显示装置
公开(公告)号：WO2003038900A1
公开(公告)日：2003-05-08
申请号：PCT/JP2002/011248
申请日：2002-10-29
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 北村恒二 , 砂永登志男 , 宮武久忠
发明人：北村恒二 , 砂永登志男 , 宮武久忠
IPC分类号： H01L27/105
CPC分类号： H01L27/224 , H01L21/84
摘要： An MRAM memory cell structure for preventing a parasitic transistor from generating. A diode is used as an MRAM memory cell switching element to form an n−type semiconductor layer (25) and a p−type semiconductor layer (29) that constitute a diode on the surface semiconductor layer of an SOI substrate. The n−type semiconductor layer (25) and the p−type semiconductor layer (29) are disposed in a lateral direction and separated by an isolation region (5) for electrically isolating from other elements or the substrate.
摘要翻译：用于防止寄生晶体管产生的MRAM存储单元结构。使用二极管作为MRAM存储单元开关元件，以在SOI衬底的表面半导体层上形成构成二极管的n型半导体层（25）和p型半导体层（29）。 n型半导体层（25）和p型半导体层（29）沿横向方向设置，并被隔离区（5）分离，用于与其它元件或衬底电绝缘。

2. 发明申请

WO2005045846A1 半導体記憶装置及びそのバースト動作方法审中-公开
标题翻译：半导体存储器件及其运行方法
公开(公告)号：WO2005045846A1
公开(公告)日：2005-05-19
申请号：PCT/JP2004/016296
申请日：2004-11-04
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 細川浩二 , 宮武久忠 , 中村裕
发明人：砂永登志男 , 細川浩二 , 宮武久忠 , 中村裕
IPC分类号： G11C11/4096
CPC分类号： G11C11/4076 , G11C7/08 , G11C7/1018 , G11C11/4096
摘要：【課題】消費電流を増大させることなく、バースト長を長くすることが可能なＰＳＲＡＭ及びそのバースト動作方法を提供する。【解決手段】センスアンプが活性化されている間に列選択線ＣＳＬ１及びＣＳＬ２が順に駆動される。これによりビットスイッチＢＳＷ１～ＢＳＷ８が４つずつオンになり、ビット線対ＢＬ１～ＢＬ８から８ビットの読出データＲＤが４ビットずつプリフェッチ／プリロードラッチＰＦＰＬＬ１～ＰＦＰＬＬ８にラッチされる。これら８ビットの読出データＲＤは、１ビットずつ順に１本のデータ入出力線Ｉ／Ｏ１に連続的に出力される。
摘要翻译： [问题]提供能够增加突发长度而不增加电流消耗的PSRAM和突发操作的方法。 [解决问题的手段]当感测放大器被激活时，列选择线（CSL1和CSL2）被依次驱动。这通过预取/预加载锁存器（PFPLL1至PFPLL8）将四位和8位读取数据（RD）从位线对（BL1至BL8）锁存四位，从而打开位开关（BSW1至BSW8）。 8位读取数据（RD）通过1位连续输出到数据I / O线（I / O1）。

3. 发明申请

WO2005041201A1 半導体記憶装置及びそのリフレッシュ方法审中-公开
标题翻译：半导体存储装置及其相同方法
公开(公告)号：WO2005041201A1
公开(公告)日：2005-05-06
申请号：PCT/JP2004/015589
申请日：2004-10-21
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 宮武久忠 , 細川浩二
发明人：砂永登志男 , 宮武久忠 , 細川浩二
IPC分类号： G11C11/406
CPC分类号： G11C7/1063 , G11C7/1051 , G11C11/406 , G11C11/40603 , G11C2211/4061
摘要： [PROBLEMS] To provide a DRAM wherein a refresh operation can be inserted between ordinary access operations and wherein the internal cycle time can be set to be longer than a half of the external cycle time. [MEANS FOR SOLVING PROGRAMS] An address selector (18) selects an access row address signal (ERA) or a refresh row address signal (RRA). A row decoder control circuit (16) selects, in response to a selected row address signal (RA), one of blocks into which the memory cell array is divided, and causes a row decoder circuit (22) to select a word line. If an operation is initiated in any one of the blocks, then a busy signal (/BUSY) is activated to inhibit the address selector (18) from performing any selection. When the operation is terminated, the busy signal (/BUSY) is deactivated to release the inhibition of the address selector (18). Accordingly, a precedently inputted row address signal (ERA or RRA) is given a higher priority, and a subsequently inputted row address signal (RRA or ERA) is caused to wait until a termination of the precedent operation.
摘要翻译：提供一种DRAM，其中可以在普通存取操作之间插入刷新操作，并且其中内部循环时间可以被设置为长于外部周期时间的一半。 [解决方案的手段]地址选择器（18）选择访问行地址信号（ERA）或刷新行地址信号（RRA）。行解码器控制电路（16）响应于所选择的行地址信号（RA）选择存储单元阵列划分成的块之一，并使行解码器电路（22）选择字线。如果在任何一个块中启动操作，则激活忙信号（/ BUSY），以禁止地址选择器（18）执行任何选择。当操作终止时，忙信号（/ BUSY）被禁用以释放地址选择器（18）的禁止。因此，先前输入的行地址信号（ERA或RRA）被赋予更高的优先级，并且使随后输入的行地址信号（RRA或ERA）等待直到先前操作的终止。

4. 发明申请

WO2004093089A1 ダイナミック型半導体記憶装置审中-公开
标题翻译：动态半导体存储器件
公开(公告)号：WO2004093089A1
公开(公告)日：2004-10-28
申请号：PCT/JP2004/005275
申请日：2004-04-13
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , 砂永登志男 , 細川浩二 , 宮武久忠
发明人：砂永登志男 , 細川浩二 , 宮武久忠
IPC分类号： G11C11/406
CPC分类号： G11C11/406
摘要：リフレッシュ周期をきめ細かく設定することによりリフレッシュ電流を効果的に低減することの可能なＤＲＡＭを簡単な回路構成で実現する。　メモリセルアレイは６４個のサブアレイに分割され、各サブアレイはさらに８個のブロックに分割される。リフレッシュサイクル制御回路ＲＣＣＣは、１又は１／２の分周比を設定するヒューズ回路ＦＣ０と、その設定された分周比でプリデコード信号ＺＬＩ０を分周する分周器ＦＤ０と、１又は１／４の分周比を設定するヒューズ回路ＦＣ１～ＦＣ８と、その設定された分周比でプリデコード信号ＺＬＩ１～ＺＬＩ８を分周する分周器ＦＤ１～ＦＤ８とを備える。リフレッシュサイクル制御回路ＲＣＣＣは、６４個のサブアレイ用に６４又は１２８ｍｓのリフレッシュ周期を、５１２個のブロック用に６４又は２５６ｍｓのリフレッシュ周期を設定することができる。
摘要翻译：可以实现能够通过将刷新周期设定为小步来有效地减小刷新电流的简单电路结构的DRAM。存储器阵列被分成64个子阵列，每个子阵列进一步分为八个块。刷新周期控制电路（RCCC）包括：用于设置1或1/2分频比的熔丝电路（FC0）; 用于将预解码信号（ZLI0）除以已经设置的分频比的分频器（FD0）; 保险丝电路（FC1至FC8）用于设置1或1/4分频比; 以及用于以预设解码信号（ZLI1至ZLI8）分割的分频器（FD1至FD8）。刷新周期控制电路（RCCC）可以为64个子阵列设置64或128 ms刷新周期，为512个块设置64或256 ms更新周期。

5. 发明专利

JP5871592B2 パルス幅調整回路および方法有权
标题翻译：脉冲宽度调整电路和方法
公开(公告)号：JP5871592B2
公开(公告)日：2016-03-01
申请号：JP2011264819
申请日：2011-12-02
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：石井正俊 , 宮武久忠 , 山田玄
IPC分类号： H03K5/1534 , H03K5/06
CPC分类号： H03K3/017 , H03K5/04

6. 发明专利

JP5839968B2 パルス幅延長回路および方法有权
标题翻译：脉冲宽度扩展电路和方法
公开(公告)号：JP5839968B2
公开(公告)日：2016-01-06
申请号：JP2011264098
申请日：2011-12-01
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーション , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：山田玄 , 石井正俊 , 宮武久忠
IPC分类号： H03K5/1534 , H03K5/06
CPC分类号： H03K3/017 , H03K5/04

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