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1. 发明申请

US20080229063A1 Processor Array with Separate Serial Module 审中-公开
标题翻译：具有独立串行模块的处理器阵列
公开(公告)号：US20080229063A1
公开(公告)日：2008-09-18
申请号：US12065536
申请日：2006-09-04
申请人： Richard P. Kleihorst , Anteneh A. Abbo , Vishal Choudhary
发明人： Richard P. Kleihorst , Anteneh A. Abbo , Vishal Choudhary
IPC分类号： G06F15/76 , G06F9/30
CPC分类号： G06F15/8015
摘要： A processor array has processor elements (2) and a memory (4), connected in parallel to the accessible in parallel by the processor elements (2). A separate serial module (30) provides additional functionality for example in the form of a look up table module (30). The serial module (3) processes lines of data input to the module (30) serially. Processing can continue in the processor elements (2) in parallel using suitable programming steps.
摘要翻译：处理器阵列具有并行连接到由处理器元件（2）并行访问的处理器元件（2）和存储器（4）。单独的串行模块（30）提供例如以查询表模块（30）的形式的附加功能。串行模块（3）串行地输入到模块（30）的数据行。处理可以在处理器元件（2）中并行使用合适的编程步骤继续进行。

2. 发明申请

US20070266268A1 Power Management 失效
标题翻译：能源管理
公开(公告)号：US20070266268A1
公开(公告)日：2007-11-15
申请号：US11570515
申请日：2005-06-08
申请人： Anteneh Abbo , Vishal Choudhary
发明人： Anteneh Abbo , Vishal Choudhary
IPC分类号： G06F1/32
CPC分类号： G06F1/324 , G06F1/3203 , G06F1/3296 , Y02D10/126 , Y02D10/172
摘要： A SIMD processor architecture (2) for processing a stream of data vectors is provided, the architecture comprising a processor array (4) comprising a plurality of processors (PE(0), . . . , (PE(N)), each processor ((PE(0), . . . PE(N)) being adapted to process a data element in each vector, the operation of the processor array (4) being controlled by a local clock signal having a first frequency; a control processor (16) adapted to control the operation of the SIMD processor architecture (2) and generate signals to synchronise the operation of the processor array (4) with the stream of data vectors, the operation of the control processor (16) being controlled by a local clock signal having a second frequency; and power management means (30) for adjusting the frequencies of the local clock signals in response to the synchronisation signals generated by the control processor (16), thereby minimising the power consumption of the SIMD processor architecture (2).
摘要翻译：提供了一种用于处理数据向量流的SIMD处理器架构（2），该架构包括包括多个处理器（PE（0），...，（PE（N））的处理器阵列（4）（（PE（0），...，PE（N））适于处理每个向量中的数据元素，处理器阵列（4）的操作由具有第一频率的本地时钟信号控制;控制处理器（16）适于控制SIMD处理器架构（2）的操作并产生信号以使处理器阵列（4）的操作与数据向量流同步，控制处理器（16）的操作由具有第二频率的本地时钟信号;以及用于响应于由控制处理器（16）产生的同步信号调整本地时钟信号的频率的功率管理装置（30），由此最小化SIMD处理器架构的功耗 2）。

3. 发明授权

US07689848B2 Power management adapted to compute average length of time that a processor is idle during each processing cycle from synchronization signals 失效
标题翻译：电源管理适用于从同步信号计算每个处理周期内处理器空闲的平均时间长度
公开(公告)号：US07689848B2
公开(公告)日：2010-03-30
申请号：US11570515
申请日：2005-06-08
申请人： Anteneh A. Abbo , Vishal Choudhary
发明人： Anteneh A. Abbo , Vishal Choudhary
IPC分类号： G06F1/00 , G06F1/32 , G06F1/12
CPC分类号： G06F1/324 , G06F1/3203 , G06F1/3296 , Y02D10/126 , Y02D10/172
摘要： A SIMD processor architecture (2) for processing a stream of data vectors is provided, the architecture comprising a processor array (4) comprising a plurality of processors (PE(0), . . . , (PE(N)), each processor ((PE(0), . . . PE(N)) being adapted to process a data element in each vector, the operation of the processor array (4) being controlled by a local clock signal having a first frequency; a control processor (16) adapted to control the operation of the SIMD processor architecture (2) and generate signals to synchronize the operation of the processor array (4) with the stream of data vectors, the operation of the control processor (16) being controlled by a local clock signal having a second frequency; and power management means (30) for adjusting the frequencies of the local clock signals in response to the synchronization signals generated by the control processor (16), thereby minimizing the power consumption of the SIMD processor architecture (2).
摘要翻译：提供了一种用于处理数据向量流的SIMD处理器架构（2），该架构包括包括多个处理器（PE（0），...，（PE（N））的处理器阵列（4）（（PE（0），...，PE（N））适于处理每个向量中的数据元素，处理器阵列（4）的操作由具有第一频率的本地时钟信号控制;控制处理器（16）适于控制SIMD处理器架构（2）的操作并产生信号以使处理器阵列（4）的操作与数据向量流同步，控制处理器（16）的操作由具有第二频率的本地时钟信号;以及用于响应于由控制处理器（16）产生的同步信号调整本地时钟信号的频率的功率管理装置（30），由此最小化SIMD处理器架构的功耗 2）。

4. 发明申请

US20050229018A1 Configurable processor 有权
标题翻译：可配置处理器
公开(公告)号：US20050229018A1
公开(公告)日：2005-10-13
申请号：US10515154
申请日：2003-04-28
申请人： Bernardo De Oliveira Kastrup Pereira , Vishal Choudhary
发明人： Bernardo De Oliveira Kastrup Pereira , Vishal Choudhary
IPC分类号： G06F1/32 , G06F9/30 , G06F9/38 , G06F1/26
CPC分类号： G06F9/30083 , G06F9/3885
摘要： A processor comprises a main controller (CTR11) and a plurality of processing units (1-9). Each processing unit (1-9) has a local controller (CTR1- CTR9) and at least one functional unit (FU1-FU9) controllable by the local controller (CTR1-CTR9). The local controller (CTR1-CTR9) of a processing unit (1-9) is coupled (15) to the main controller (CTR11). The processor further comprises an instruction set, having at least one instruction for increasing the activity of at least one processing unit (1-9). The main controller (CTR11) is arranged to process the at least one instruction for increasing the activity of at least one processing unit (1-9). One or more processing units (1-9) of the processor can be completely switched off, including the corresponding local controller (CTR1-CTR9), since the instructions for switching on a processing unit (1-9) are not processed by the corresponding local controller (CTR1-CTR9), but by the main controller (CTR11) itself.
摘要翻译：处理器包括主控制器（CTR 11）和多个处理单元（1-9）。每个处理单元（1至9）具有本地控制器（CTR 1-CTR 9）和至少一个由本地控制器（CTR 1 -CTR 9）控制的功能单元（FU 1 -FU 9）。处理单元（1-9）的本地控制器（CTR 1 -CTR 9）被耦合（15）到主控制器（CTR 11）。处理器还包括指令集，其具有用于增加至少一个处理单元（1-9）的活动的至少一个指令。主控制器（CTR 11）被布置成处理用于增加至少一个处理单元（1-9）的活动的至少一个指令。由于用于切换处理单元（1-9）的指令不被处理单元（1 - 9）处理，所以处理器的一个或多个处理单元（1至9）可以被完全关闭，包括相应的本地控制器（CTR 1 -CTR 9）相应的本地控制器（CTR 1 -CTR 9），但由主控制器（CTR 11）本身。

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