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1. 发明申请

US20060116901A1 Information providing method, recording medium, and server 审中-公开
标题翻译：信息提供方法，记录介质和服务器
公开(公告)号：US20060116901A1
公开(公告)日：2006-06-01
申请号：US11331080
申请日：2006-01-13
申请人： Kazushi Ookubo , Shigemi Kamimoto
发明人： Kazushi Ookubo , Shigemi Kamimoto
IPC分类号： G06Q99/00
CPC分类号： G06Q30/0603 , G06Q30/02
摘要： An information providing method comprises the step of detecting a predetermined operation on first information displayed on a client terminal, the step of detecting a predetermined operation on second information displayed on the client terminal, the step of generating comparative information by comparing the first and second information when the second information is judged to he in a predetermined relation with the first information, and the step of providing the comparative information to the client terminal.
摘要翻译：一种信息提供方法，包括以下步骤：检测对客户终端上显示的第一信息的预定操作;检测对客户终端显示的第二信息的预定操作的步骤;通过比较第一和第二信息产生比较信息的步骤当第二信息被判断为与第一信息成预定关系时，以及向客户终端提供比较信息的步骤。

2. 发明授权

US4490809A Multichip data shifting system 失效
标题翻译：多芯片数据转换系统
公开(公告)号：US4490809A
公开(公告)日：1984-12-25
申请号：US180454
申请日：1980-08-22
申请人： Kohichi Ueda , Shigemi Kamimoto , Akira Miyata
发明人： Kohichi Ueda , Shigemi Kamimoto , Akira Miyata
IPC分类号： G06F7/00 , G06F5/01 , G06F7/76 , G06F9/00 , G06F5/00
CPC分类号： G06F5/015
摘要： In a multichip shifter, input data is applied to a plurality of rotators which rotate the input data by 2.sup.A bits. The outputs from the rotators are applied to selectors which select between the rotated outputs. The selected outputs are then shifted in shifters by from 0 to 2.sup.A -1 bits.
摘要翻译：在多切换移位器中，将输入数据应用于使输入数据旋转2A位的多个旋转器。来自旋转器的输出被施加到在旋转的输出之间进行选择的选择器。然后，所选择的输出在0到2A-1位移位。

3. 发明授权

US4138731A High speed binary and binary coded decimal adder 失效
标题翻译：高速二进制和二进制编码十进制加法器
公开(公告)号：US4138731A
公开(公告)日：1979-02-06
申请号：US859184
申请日：1977-12-09
申请人： Shigemi Kamimoto , Toshio Hayashi , Kazuyuki Shimizu
发明人： Shigemi Kamimoto , Toshio Hayashi , Kazuyuki Shimizu
IPC分类号： G06F7/493 , G06F7/494 , G06F7/50 , G06F7/508
CPC分类号： G06F7/494 , G06F7/508 , G06F2207/4924
摘要： A high speed binary and binary coded decimal adder which employs a plurality of partial adders and a carry look ahead circuit and is adapted to effect a binary coded decimal addition with only one processing of the adder. The partial adders are each composed of a half adder for generating a bit generate signal and a bit propagate signal, a binary mode carry look ahead input signal generator circuit part, a binary coded decimal mode carry look ahead input signal generator circuit part, an intermediate adder part and a full adder part. The high speed binary and binary coded decimal adder is capable of providing the result of an addition at a speed corresponding to six to seven logical stages.
摘要翻译：一种高速二进制和二进制编码十进制加法器，其采用多个部分加法器和进位查看提前电路，并且适于仅通过加法器的一个处理来实现二进制编码的十进制加法。部分加法器由半加法器构成，用于产生位产生信号和位传播信号，二进制模式携带前瞻输入信号发生器电路部分，二进制编码十进制进位前瞻输入信号发生器电路部分，中间加法器部分和全加器部分。高速二进制和二进制编码十进制加法器能够以对应于六到七个逻辑级的速度提供加法结果。

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