会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 4. 发明申请
      WO1990002994A1 CIRCUITS FOR ADDING OR SUBTRACTING BCD-CODED OR DUAL-CODED OPERANDS 审中-公开
    • CIRCUITS FOR ADDING OR SUBTRACTING BCD-CODED OR DUAL-CODED OPERANDS
    • 用于增加或减少BCD编码或双码操作的电路
    • WO1990002994A1
    • 1990-03-22
    • PCT/DE1989000569
    • 1989-08-31
    • SIEMENS AKTIENGESELLSCHAFT , FISCHER, Horst , ROHSAINT, Wolfgang
    • SIEMENS AKTIENGESELLSCHAFT
    • G06F07/50
    • G06F7/494 , G06F2207/4812 , G06F2207/4921
    • A circuit is disclosed which allows BCD-coded or dual-coded operands to be added or subtracted with a single dual-adder. To allow BCD linkages to be made, the BCD operands are entered into the dual adder (DAA) through input stages (EG1, EG2). The first input stage (EG1) reverses the associated operand (A) when this operand has a negative sign. The other input stage (EG2) prepares the associated operand (B) in such a way that the number 6 is added to the associated operand (B) in the case of positive operands (A, B), and in the case of negative operands (A, B) the number 6 is added to the associated operand (B) and the result is reversed. In the case of dual-coded operands, the associated operands are reversed when they have a negative sign, otherwise they remain unchanged. After the prepared operands (X, Y) are linked in the dual adder (DA), a correction of the sum result (S) might be required in the case of BCD-linkages. This is what happens when a carry-signal (C) appears at the highest position of the sum result in the case of a dual linkage in the dual adder (DA). In this case, the number 6 is subtracted from the sum result (S) in an output stage (AGS), thus giving a corrected sum (R). This circuit allows BCD numbers and dual numbers to be added and subtracted with a single dual adder.
    • 公开了一种电路，其允许用单个双加法器来添加或减去BCD编码或双重编码的操作数。 为了允许BCD连接，BCD操作数通过输入级（EG1，EG2）输入到双加法器（DAA）中。 当该操作数具有负号时，第一个输入级（EG1）反转相关的操作数（A）。 另一个输入级（EG2）在正操作数（A，B）的情况下，以相对应的操作数（B）的方式将编号6加到相关的操作数（B），并在负操作数 （A，B）将6号添加到相关联的操作数（B），结果相反。 在双重编码操作数的情况下，相关的操作数在它们具有负号时相反，否则它们保持不变。 在双加法器（DA）中连接准备的操作数（X，Y）之后，在BCD连接的情况下可能需要求和（S）的校正。 当在双加法器（DA）中双重连接的情况下，在结果的最高位置出现进位信号（C）时，会发生什么。 在这种情况下，从输出级（AGS）中的和结果（S）中减去数字6，从而给出校正的和（R）。 该电路允许使用单个双加法器来添加和减去BCD号和双数。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 5. 发明申请
      WO1986004699A1 FAST BCD/BINARY ADDER 审中-公开
    • FAST BCD/BINARY ADDER
    • 快速BCD / BINARY ADDER
    • WO1986004699A1
    • 1986-08-14
    • PCT/US1986000140
    • 1986-01-27
    • BURROUGHS CORPORATION
    • BURROUGHS CORPORATION , FLORA, Laurence, Paul
    • G06F07/50
    • G06F7/494 , G06F7/507 , G06F7/508 , G06F2207/4921
    • A fast BCD/Binary Adder in which provision is made for selectively performing either binary or BCD arithmetic operations using an approach in which, for BCD addition, an appropriate correction value is always caused to be added to one of the input operands and an appropriate correction value conditionally subtracted from the result where required to give a proper BCD result. High speed operation is achieved by merging the binary input logic with the correction logic (10-13) so as to provide for addition of the correction value concurrently with the addition of the input operands in a manner which automatically takes into account any inter-bit carries that may be produced by the correction value. In addition, provision is made for concurrently producing conditional sums (one assuming the presence of an input carry and the other assuming the absence of a carry) in parallel with the performance of look-ahead carry operations (35). An output logical selection circuit (20-23) merges the selection logic for selecting the correct conditional sum (in response to the look-ahead carry produced) with the conditional subtraction logic required for BCD operation in a manner so that the two operations are performed concurrently during BCD operations.
    • 一种快速BCD /二进制加法器，其中提供用于选择性地执行二进制或BCD算术运算的方法，其中对于BCD加法，总是使适当的校正值被添加到一个输入操作数和适当的校正 从结果中有条件地减去值以给出正确的BCD结果。 通过将二进制输入逻辑与校正逻辑（10-13）合并来实现高速操作，以便以自动考虑任何比特位的方式提供与添加输入操作数并发的校正值的相加 可以通过校正值产生。 另外，提供同时产生条件和（一个假设存在输入进位，另一个假设不存在进位）与执行前瞻进位操作并行。 输出逻辑选择电路（20-23）合并选择逻辑，用于选择正确的条件和（响应于产生的先行进位）与BCD操作所需的条件减法逻辑，使得执行两个操作 同时在BCD行动。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明专利
      JPS59128633A One-chip microcomputer 失效
    • One-chip microcomputer
    • 单芯片微型计算机
    • JPS59128633A
    • 1984-07-24
    • JP384583
    • 1983-01-13
    • Seiko Epson Corp
    • SASAZAKI KIMIHISA
    • G06F7/494 , G06F7/50 , G06F7/507 , G06F15/78
    • G06F7/494 , G06F2207/4921
    • PURPOSE:To obtain an one-chip microcomputer saving the number of instruction steps and execution time by providing the 1st and 2nd adders and a constant generating circuit. CONSTITUTION:Two 4-bit inputs to a 4-bit binary adder 1 are 10-A3, B0-B3 respectively and a carrying input 1a selects a binary carrying signal 5a and a decimal carrying signal 6a by a carry selecting gate 4. The added results of an adder 8 are outputted as 4-bit added result outputs C0-C3 and a carrying output signal 1b. A constant circuit 3 inputs a carrying signal 1b, added results C1- C3 and control signals 3a, 3b and outputs constant outputs D1-D3 and a decimal carrying signal 3c. An adder 2 inputs added results C0-C3 outputted from the adder 1 and constant outputs D1-D3 of the constant generating circuit 3 and outputs binary-coded decimal outputs E0-E3 of the added results.
    • 目的：通过提供第一和第二加法器和恒定的发生电路，获得单片机节省指令步数和执行时间。 构成：4位二进制加法器1的两个4位输入分别为10-A3，B0-B3，承载输入1a通过进位选择门4选择二进制运算信号5a和十进位运算信号6a。 加法器8的结果作为4位相加结果输出C0-C3和承载输出信号1b输出。 恒定电路3输入携带信号1b，相加结果C1-C3和控制信号3a，3b，并输出常数输出D1-D3和小数传送信号3c。 加法器2输入从加法器1输出的相加结果C0-C3和常数发生电路3的常数输出D1-D3，并输出相加结果的二进制编码的十进制输出E0-E3。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明公开
      EP0298717A3 BCD adder circuit 失效
    • BCD adder circuit
    • BCD加法器电路
    • EP0298717A3
    • 1991-01-16
    • EP88306152.5
    • 1988-07-06
    • DIGITAL EQUIPMENT CORPORATION
    • Adiletta, Matthew J. , Lamere, Virginia C.
    • G06F7/50
    • G06F7/494 , G06F2207/4921 , G06F2207/4924
    • The BCD adder circuit for adding two BCD encoded operands and for producing a BCD encoded sum includes a bank of parallel full adder circuits as a first stage which generate an intermedi­ate sum vector and an intermediate carry vector from the sum of the operands and a precorrection factor. A second stage of the BCD adder circuit includes carry lookahead adder circuitry receiving as inputs the intermediate sum vector and the interme­diate carry vector and producing a propagate vector and a final carry vector. The third stage of the BCD adder circuit condi­tionally modifies the propagate vector to form the BCD encoded sum according to bits of the intermediate carry vector and the final carry vector as inputs.
    • 用于增加两个BCD编码操作数并用于产生BCD编码和的BCD加法器电路包括作为第一级的并行全加器电路组，其产生中间和矢量和来自操作数和预校正因子之和的中间进位矢量 。 BCD加法器电路的第二级包括进位前瞻加法器电路，其接收中间和向量和中间进位向量作为输入并产生传播向量和最终进位向量。 BCD加法器电路的第三级根据中间进位矢量和最终进位矢量的位作为输入有条件地修改传播矢量以形成BCD编码和。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 9. 发明公开
      EP0271255A2 High-speed binary and decimal arithmetic logic unit 失效
    • High-speed binary and decimal arithmetic logic unit
    • Hochgeschwindige，binäreund dezimale，arithmetisch-logische Einheit。
    • EP0271255A2
    • 1988-06-15
    • EP87310428.5
    • 1987-11-26
    • AT&T Corp.
    • Hwang, InSeok Steven
    • G06F7/50 , G06F7/48
    • G06F7/494 , G06F7/575 , G06F2207/3828 , G06F2207/4924
    • A combined binary and binary coded decimal (BCD) arithmetic logic unit (ALU) having a binary ALU adapted to perform decimal operations on BCD data without impacting the performance of binary operations. Said combined binary and BCD ALU comprises a look-ahead carry binary ALU for generating the binary sum or logical combination of inputs to the binary ALU to an output (Y), arranged in groups of four bits, and providing carry outputs (Co) of the binary additions from each of the groups of four bits of the Y output; a decimal correction means, responsive to the Y and Ci outputs from the binary ALU means, for correcting the binary sum from the binary ALU means when performing BCD arithmetic, and; a multiplexer for selecting output from the binary ALU means or from the binary ALU means to a result output, wherein the output from the binary ALU means is selected for performing operations on binary data and output from the decimal correction means is selected for performing operations on BCD data.
    • 具有二进制ALU的二进制和二进制编码十进制（BCD）算术逻辑单元（ALU），其具有适于在BCD数据上执行十进制操作而不影响二进制操作的性能的二进制ALU。 所述组合二进制和BCD ALU包括用于将二进制ALU的输入的二进制和或逻辑组合输出到以四位组排列的输出（Y）的先行进位二进制ALU，并且提供进位输出（Co） 来自Y输出的四位的每个组的二进制加法; 十进制校正装置，响应来自二进制ALU装置的Y和Ci输出，用于在执行BCD运算时从二进制ALU装置校正二进制和; 用于从二进制ALU装置或二进制ALU装置选择输出到多个输出的多路复用器，其中选择来自二进制ALU装置的输出用于对二进制数据执行操作，并且选择十进制校正装置的输出以执行操作 BCD数据。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号