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2. 发明专利

TW200802574A 減低一層之脫層之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER 审中-公开
简体标题：减低一层之脱层之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER
公开(公告)号：TW200802574A
公开(公告)日：2008-01-01
申请号：TW096109431
申请日：2007-03-19
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC. , 微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS
发明人：凱文庫柏 COOPER, KEVIN , 瑟健柯狄 KORDIC, SRDJAN , 莫里斯西沃爾 RIVOIRE, MAURICE
IPC分类号： H01L
CPC分类号： H01L21/3105 , B24B9/065 , B24B37/042 , H01L21/304
摘要：一種減低一層(14、16或18)脫層之方法,該方法包括:提供一半導體基板(12);在該半導體基板上形成一第一層(14),其中該第一層具有第一拐角(20)且該第一拐角具有一約90度之第一角;在該第一層上形成一第二層(16),其中該第二層具有一第二拐角(20)且該第二拐角具有一約90度之第二角;及修整該第一及第二拐角以形成該第一層之第一傾斜邊緣(50、60或70)及該第二層之第二傾斜邊緣(50、60或70),其中該第一傾斜邊緣與該第二傾斜邊緣彼此連續,且該第一傾斜邊緣相對於該半導體基板形成一第三角,其中該第三角小於30度。
简体摘要：一种减低一层(14、16或18)脱层之方法,该方法包括:提供一半导体基板(12);在该半导体基板上形成一第一层(14),其中该第一层具有第一拐角(20)且该第一拐角具有一约90度之第一角;在该第一层上形成一第二层(16),其中该第二层具有一第二拐角(20)且该第二拐角具有一约90度之第二角;及修整该第一及第二拐角以形成该第一层之第一倾斜边缘(50、60或70)及该第二层之第二倾斜边缘(50、60或70),其中该第一倾斜边缘与该第二倾斜边缘彼此连续,且该第一倾斜边缘相对于该半导体基板形成一第三角,其中该第三角小于30度。

3. 发明专利

TW200828503A 積體電路裝置中對銅的氮化矽銅/氮化矽擴散障壁 CUSIN/SIN DIFFUSION BARRIER FOR COPPER IN INTEGRATED-CIRCUIT DEVICES 审中-公开
简体标题：集成电路设备中对铜的氮化硅铜/氮化硅扩散障壁 CUSIN/SIN DIFFUSION BARRIER FOR COPPER IN INTEGRATED-CIRCUIT DEVICES
公开(公告)号：TW200828503A
公开(公告)日：2008-07-01
申请号：TW096132956
申请日：2007-09-04
申请人：皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. , 微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS
发明人：尼可拉斯佐丹 JOURDAN, NICOLAS , 羅倫斯高賽 GOSSET, LAURENT , 瓊昆托雷斯 TORRES, JOAQUIN
IPC分类号： H01L
CPC分类号： H01L21/76831 , H01L21/76846 , H01L21/76849 , H01L21/76855 , H01L21/76867 , H01L21/76873 , H01L21/76877 , H01L21/76886 , H01L23/53238 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要：本發明揭示一種積體電路裝置,其具有在一介電層中之至少一含銅特徵,及一配置在該特徵及該介電層間之擴散障壁層堆疊。本發明之積體電路裝置具有一擴散障壁層堆疊,其在一自該含銅特徵至該介電層之方向中,包含一氮化矽銅層及一氮化矽層。此層組合提供一有效障壁,用於抑制自該特徵進入該介電層之銅擴散。再者,一氮化矽銅/氮化矽層序列提供一在該擴散障壁層堆疊及該介電層之複數層間的改進黏著,且因此在操作期間改進該積體電路裝置之電移效能。因此,與先前技術裝置比較,該積體電路裝置之裝置操作的可靠性及使用壽命已改進。本發明另外關於一種製造此一積體電路裝置的方法。
简体摘要：本发明揭示一种集成电路设备,其具有在一介电层中之至少一含铜特征,及一配置在该特征及该介电层间之扩散障壁层堆栈。本发明之集成电路设备具有一扩散障壁层堆栈,其在一自该含铜特征至该介电层之方向中,包含一氮化硅铜层及一氮化硅层。此层组合提供一有效障壁,用于抑制自该特征进入该介电层之铜扩散。再者,一氮化硅铜/氮化硅层串行提供一在该扩散障壁层堆栈及该介电层之复数层间的改进黏着,且因此在操作期间改进该集成电路设备之电移性能。因此,与先前技术设备比较,该集成电路设备之设备操作的可靠性及使用寿命已改进。本发明另外关于一种制造此一集成电路设备的方法。

4. 发明专利

TW200807629A 在互補式金氧半導體技術共整合多閘極場效電晶體和其他場效電晶體元件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY 审中-公开
简体标题：在互补式金属氧化物半导体技术共集成多闸极场效应管和其他场效应管组件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY
公开(公告)号：TW200807629A
公开(公告)日：2008-02-01
申请号：TW096112155
申请日：2007-04-04
申请人：皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. , 微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS
发明人：阿諾德鮑德貝斯克 POUYDEBASQUE, ARNAUD , 羅賓塞魯提 CERUTTI, ROBIN
IPC分类号： H01L
CPC分类号： H01L27/1211 , H01L21/845 , H01L29/045 , H01L29/42392 , H01L29/66787 , H01L29/785
摘要：本發明係關於一種在具有一定向矽表面的一SOI基板上之互補式金氧半導體(CMOS)電路元件,其在一第一基板區上包括一場效電晶體,該場效電晶體具有一第一導電類型的一場效電晶體通道區,而且在一第二基板區上包括一FinFET,該FinFET具有與該第一導電類型相反之一第二導電類型的一FinFET通道區。本發明亦關於一種用以製造此一互補式金氧半導體(CMOS)電路元件之方法。在一中間步驟中,該多閘極平面場效電晶體之製造包括:形成具有一場效電晶體材料層及一犧牲材料層之一交替順序的一場效電晶體通道堆疊,而且含有主場效電晶體通道面,該等主場效電晶體通道面具有與該定向矽表面相同之定向。根據本發明,達成多閘極場效電晶體元件的一共整合,以確保NMOS及PMOS場效電晶體兩者之高載子移動率。
简体摘要：本发明系关于一种在具有一定向硅表面的一SOI基板上之互补式金属氧化物半导体(CMOS)电路组件,其在一第一基板区上包括一场效应管,该场效应管具有一第一导电类型的一场效应管信道区,而且在一第二基板区上包括一FinFET,该FinFET具有与该第一导电类型相反之一第二导电类型的一FinFET信道区。本发明亦关于一种用以制造此一互补式金属氧化物半导体(CMOS)电路组件之方法。在一中间步骤中,该多闸极平面场效应管之制造包括:形成具有一场效应管材料层及一牺牲材料层之一交替顺序的一场效应管信道堆栈,而且含有主场效应管信道面,该等主场效应管信道面具有与该定向硅表面相同之定向。根据本发明,达成多闸极场效应管组件的一共集成,以确保NMOS及PMOS场效应管两者之高载子移动率。

5. 发明专利

TW200806396A 脈衝式化學品分配系統 PULSED CHEMICAL DISPENSE SYSTEM 审中-公开
简体标题：脉冲式化学品分配系统 PULSED CHEMICAL DISPENSE SYSTEM
公开(公告)号：TW200806396A
公开(公告)日：2008-02-01
申请号：TW096103732
申请日：2007-02-01
申请人：皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. , 微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS
发明人：奧利佛杜普爾 DUBREUIL, OLIVIER , 瑟健柯狄 KORDIC, SRDJAN , 狄奧多爾凱瑞伯斯 CARAMBERIS, THEODORE
IPC分类号： B05C , B24B , H01L
CPC分类号： H01L21/6708
摘要：本發明關於一節省成本之液體處理單元(100)。根據本發明,一控制單元(152)係連接至一控制閥(118、120、122)之一輸入埠,且係調適以根據歸因於該基板的給定或所要溫度及/或該基板處一氣體周圍環境的給定或所要壓力所導致的該基板上一處理液體之蒸發率,設定用於該液體處理而欲施加至該基板的分配脈衝數量、設定個別分配脈衝的一個別脈衝持續時間、及設定該等個別分配脈衝之間的個別分配中斷時段。如此一來,處理液體的使用減小至最小量,因而減少用於提供及清洗處理液體的成本。
简体摘要：本发明关于一节省成本之液体处理单元(100)。根据本发明,一控制单元(152)系连接至一控制阀(118、120、122)之一输入端口,且系调适以根据归因于该基板的给定或所要温度及/或该基板处一气体周围环境的给定或所要压力所导致的该基板上一处理液体之蒸发率,设置用于该液体处理而欲施加至该基板的分配脉冲数量、设置个别分配脉冲的一个别脉冲持续时间、及设置该等个别分配脉冲之间的个别分配中断时段。如此一来,处理液体的使用减小至最小量,因而减少用于提供及清洗处理液体的成本。

6. 发明专利

TW200735308A 使用犧牲互連片段之晶片上互連堆疊冷卻 ON-CHIP INTERCONNECT-STACK COOLING USING SACRIFICIAL INTERCONNECT SEGMENTS 审中-公开
简体标题：使用牺牲互连片段之芯片上互连堆栈冷却 ON-CHIP INTERCONNECT-STACK COOLING USING SACRIFICIAL INTERCONNECT SEGMENTS
公开(公告)号：TW200735308A
公开(公告)日：2007-09-16
申请号：TW095147230
申请日：2006-12-15
申请人：皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. , 微電子克羅里2公司 ST MICROELECTRONICS CROLLES 2 SAS
发明人：羅倫高賽 GOSSET, LAURENT , 文森阿諾 ARNAL, VINCENT
IPC分类号： H01L
CPC分类号： H01L23/473 , H01L21/7682 , H01L2924/0002 , H01L2924/00
摘要：本發明係關於一種積體電路裝置且係關於一種用於製造一具有一整合之流體冷卻通道之積體電路裝置的方法。該方法包含:在一介電層序列中,在電互連片段之所要橫向位置處及在流體冷卻通道片段之所要橫向位置處形成凹處。在該介電層序列之該等凹處中沈積一金屬填料以便形成該等電互連片段且在該等流體冷卻通道片段中形成一犧牲填料。此後,自該等流體冷卻通道片段選擇性地移除該犧牲金屬填料。
简体摘要：本发明系关于一种集成电路设备且系关于一种用于制造一具有一集成之流体冷却信道之集成电路设备的方法。该方法包含:在一介电层串行中,在电互连片段之所要横向位置处及在流体冷却信道片段之所要横向位置处形成凹处。在该介电层串行之该等凹处中沉积一金属填料以便形成该等电互连片段且在该等流体冷却信道片段中形成一牺牲填料。此后,自该等流体冷却信道片段选择性地移除该牺牲金属填料。

7. 发明专利

TW200837590A 用以指定積體電路之方法及裝置 METHOD AND APPARATUS FOR DESIGNING AN INTEGRATED CIRCUIT 审中-公开
简体标题：用以指定集成电路之方法及设备 METHOD AND APPARATUS FOR DESIGNING AN INTEGRATED CIRCUIT
公开(公告)号：TW200837590A
公开(公告)日：2008-09-16
申请号：TW097100451
申请日：2008-01-04
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC. , 微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS
发明人：里奧奈J 雷維耶卡祖 RIVIERE-CAZEAU, LIONEL J , 亞席許拉傑普 RAJPUT, ASHISH
IPC分类号： G06F
CPC分类号： G06F17/5081
摘要：本發明揭示一種用以設計積體電路(IC)佈局的方法與裝置,其方式如下:於該IC佈局(20)內的一特徵(110、120)之中識別一或多個缺陷。判斷一經識別的缺陷是否可改良(30)。依據可改良缺陷的數量及經識別的缺陷的總數量來計算該IC佈局的改良度量(60)。
简体摘要：本发明揭示一种用以设计集成电路(IC)布局的方法与设备,其方式如下:于该IC布局(20)内的一特征(110、120)之中识别一或多个缺陷。判断一经识别的缺陷是否可改良(30)。依据可改良缺陷的数量及经识别的缺陷的总数量来计算该IC布局的改良度量(60)。

8. 发明专利

TW200823285A 製造積體電路所使用之沖洗調配物 RINSE FORMULATION FOR USE IN THE MANUFACTURE OF AN INTEGRATED CIRCUIT 审中-公开
简体标题：制造集成电路所使用之冲洗调配物 RINSE FORMULATION FOR USE IN THE MANUFACTURE OF AN INTEGRATED CIRCUIT
公开(公告)号：TW200823285A
公开(公告)日：2008-06-01
申请号：TW096131103
申请日：2007-08-22
申请人：飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC. , 微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS
发明人：傑諾斯法卡斯 FARKAS, JANOS , 瑪利亞路易莎卡沃穆諾茲 CALVO-MUNOZ, MARIA-LUISA , 菲利浦莫諾爾 MONNOYER, PHILIPPE , 賽巴斯丁派特德狄耶 PETITDIDIER, SEBASTIEN
IPC分类号： C11D , H01L
CPC分类号： H01L21/02071 , C11D1/008 , C11D3/0073 , C11D3/28 , C11D7/3281 , C11D11/0047 , H01L21/02074
摘要：本發明係關於一種用於處理半導體裝置中所使用之基板之表面的溶液。更特定言之,本發明係關於一種半導體加工中所使用之液體沖洗調配物,其特徵為該液體調配物含有:i.表面鈍化劑,ii.除氧劑,及iii.界面活性劑,其包含聚乙二醇、乙二醇-丙二醇嵌段共聚物、縮醛-甲醛嵌段共聚物(POM)及/或聚丙二醇中之一或多者;其中該沖洗調配物之pH値為8.0或8.0以上。
简体摘要：本发明系关于一种用于处理半导体设备中所使用之基板之表面的溶液。更特定言之,本发明系关于一种半导体加工中所使用之液体冲洗调配物,其特征为该液体调配物含有:i.表面钝化剂,ii.除氧剂,及iii.界面活性剂,其包含聚乙二醇、乙二醇-丙二醇嵌段共聚物、缩醛-甲醛嵌段共聚物(POM)及/或聚丙二醇中之一或多者;其中该冲洗调配物之pH値为8.0或8.0以上。

9. 发明专利

TW200735274A 藉由罩蓋間隔器之金屬互連結構的可靠度提升 RELIABILITY IMPROVEMENT OF METAL-INTERCONNECT STRUCTURE BY CAPPING SPACERS 审中-公开
简体标题：借由罩盖间隔器之金属互链接构的可靠度提升 RELIABILITY IMPROVEMENT OF METAL-INTERCONNECT STRUCTURE BY CAPPING SPACERS
公开(公告)号：TW200735274A
公开(公告)日：2007-09-16
申请号：TW095147229
申请日：2006-12-15
申请人：皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. , 微電子克羅里2公司 ST MICROELECTRONICS CROLLES 2 SAS
发明人：羅倫高賽 GOSSET, LAURENT , 文森阿諾 ARNAL, VINCENT , 穆罕默德伊曼德迪恩 AIMADEDDINE, MOHAMED , 瓊昆托雷斯 TORRES, JOAQUIN
IPC分类号： H01L
CPC分类号： H01L23/53238 , H01L21/76832 , H01L21/76834 , H01L21/76849 , H01L21/76852 , H01L21/76865 , H01L21/76885 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要：本發明係關於一種用於電連接一積體電路裝置中之積體電路元件之金屬互連結構。該金屬互連結構解決了在鑲嵌互連結構中之操作可靠度的若干問題,該等問題歸因於根據先前技術處理技術所製造之互連線之頂部邊緣處存在的隅角效應及結構疵點。在金屬互連結構之替代組態中,罩蓋間隔器(334)配置為鄰接且分別覆蓋互連線(304)或側向障壁襯墊(316)之外頂部邊緣(316c)。本發明之互連結構消除了在該金屬互連結構中之此等臨界區域對一積體電路裝置之操作可靠性的負面影響。
简体摘要：本发明系关于一种用于电连接一集成电路设备中之集成电路组件之金属互链接构。该金属互链接构解决了在镶嵌互链接构中之操作可靠度的若干问题,该等问题归因于根据先前技术处理技术所制造之互连接之顶部边缘处存在的隅角效应及结构疵点。在金属互链接构之替代组态中,罩盖间隔器(334)配置为邻接且分别覆盖互连接(304)或侧向障壁衬垫(316)之外顶部边缘(316c)。本发明之互链接构消除了在该金属互链接构中之此等临界区域对一集成电路设备之操作可靠性的负面影响。

10. 发明申请

WO2009112510A1 QUANTUM-DOT DEVICE AND POSITION-CONTROLLED QUANTUM-DOT-FABRICATION METHOD 审中-公开
标题翻译：量子装置和位置控制量子制造方法
公开(公告)号：WO2009112510A1
公开(公告)日：2009-09-17
申请号：PCT/EP2009/052840
申请日：2009-03-11
申请人： NXP B.V. , ST MICROELECTRONICS (CROLLES 2) SAS , BIDAL, Gregory , BOEUF, Frederic , LOUBET, Nicolas
发明人： BIDAL, Gregory , BOEUF, Frederic , LOUBET, Nicolas
IPC分类号： H01L29/06
CPC分类号： H01L29/127 , B82Y10/00 , H01L29/66439 , H01L29/7613
摘要： The present invention relates to a method for position-controlled fabrication of a semiconductor quantum dot, the method comprising: providing a substrate (102) of a substrate material; depositing a sacrificial layer (108) of a sacrificial material; depositing an active layer (110) of a semiconductive active material on the sacrificial layer, wherein the substrate, sacrificial and active materials are chosen such that the sacrificial layer is selectively removable with respect to the substrate and the active layer, depositing and patterning a mask layer on the active layer so as to define desired quantum-dot positions in lateral directions, fabricating a lateral access to the sacrificial layer in regions underneath the patterned mask layer; selectively removing, with respect to the substrate and the active layer, the sacrificial layer from underneath the active layer at least under the patterned mask layer; and etching the active layer under the patterned mask layer from underneath the active layer so as to assume a desired quantum-dot shape.
摘要翻译：本发明涉及半导体量子点的位置控制制造方法，该方法包括：提供衬底材料的衬底（102）; 沉积牺牲材料的牺牲层（108）; 在所述牺牲层上沉积半导体活性材料的有源层（110），其中所述衬底，牺牲层和活性材料被选择为使得所述牺牲层相对于所述衬底和所述有源层选择性地可移除，沉积和图案化掩模层，以便在横向方向上限定期望的量子点位置，在图案化掩模层下面的区域中制造对牺牲层的横向访问; 至少在所述图案化掩模层下方，相对于所述衬底和所述有源层选择性地从所述有源层下方去除所述牺牲层; 并且在有源层下方蚀刻图案化掩模层下面的有源层，以便呈现期望的量子点形状。

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