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    • 3. 发明授权
      US4823260A Mixed-precision floating point operations from a single instruction opcode 失效
    • Mixed-precision floating point operations from a single instruction opcode
    • 来自单指令操作码的混合精度浮点运算
    • US4823260A
    • 1989-04-18
    • US119547
    • 1987-11-12
    • Michael T. Imel , Konrad Lai , Glenford J. Myers , Randy Steck , James Valerio
    • Michael T. Imel , Konrad Lai , Glenford J. Myers , Randy Steck , James Valerio
    • G06F7/57 , G06F7/48
    • G06F7/483 , G06F2207/3816 , G06F7/49957
    • Apparatus for performing mixed precision calculations in the floating point unit of a microprocessor from a single instruction opcode. 80-bit floating-point registers (44) may be specified as the source or destination address of a floating-point instruction. When the address range of the destination indicates (26) that a floating point register is addressed, the result of that operation is not rounded to the precision specified by the instruction, but is rounded (58) to extended 80-bit precision and loaded into the floating point register (FP-44). When the address range of the source indicates (26) that an FP register is addressed, the data is loaded from the FP register in extended precision, regardless of the precision specified by the instruction. In this way, real and long-real operations can be made to use extended precision numbers without explicitly specifying that in the opcode.
    • 用于从单个指令操作码在微处理器的浮点单元中执行混合精度计算的装置。 可以将80位浮点寄存器（44）指定为浮点指令的源地址或目标地址。 当目的地的地址范围指示（26）指定浮点寄存器时，该操作的结果不会舍入到指令指定的精度，而是舍入（58）到扩展的80位精度并加载到 浮点寄存器（FP-44）。 当源地址范围指示（26）FP寄存器被寻址时，无论指令指定的精度如何，数据都以扩展精度从FP寄存器加载。 以这种方式，可以使用实际和长期实际的操作来使用扩展精度数字，而无需在操作码中明确指定。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US5345576A Microprocessor simultaneously issues an access to an external cache over an external cache bus and to an internal cache, cancels the external cache access on an internal cache hit, and reissues the access over a main memory bus on an external cache miss 失效
    • Microprocessor simultaneously issues an access to an external cache over an external cache bus and to an internal cache, cancels the external cache access on an internal cache hit, and reissues the access over a main memory bus on an external cache miss
    • 微处理器同时通过外部高速缓存总线和内部高速缓存访​​问外部缓存，取消内部高速缓存命中的外部高速缓存访​​问，并通过外部缓存未命中的主存储器总线重新发出访问
    • US5345576A
    • 1994-09-06
    • US816603
    • 1991-12-31
    • Phillip G. Lee , Eileen Riggs , Gurbir Singh , Randy Steck
    • Phillip G. Lee , Eileen Riggs , Gurbir Singh , Randy Steck
    • G06F12/08 , G06F13/00
    • G06F12/0884 , G06F12/0897
    • A data processing system which includes a microprocessor fabricated on an integrated circuit chip, a main memory external to the integrated circuit chip, and a backside cache external to the integrated circuit chip. The backside cache includes a directory RAM for storing cache address tag and encoded cache state bits. A first bus connects the microprocessor to the cache, the first bus including backside bus cache directory tags signals comprised of address bits used for a cache hit comparison in the directory RAM and backside bus cache directory state bits for determining a state encoding of a set in the directory RAM. A second bus connects the microprocessor to the main memory. The directory includes means for comparing the cache directory tags on the first bus with the tags stored in the directory and for asserting a Bmiss signal upon the condition that the directory tag stored in the backside bus cache directory do not match the backside bus cache directory tags signals. The microprocessor responds to the Bmiss signal by issuing the access onto the second bus in the event of a cache miss.
    • 一种数据处理系统，包括在集成电路芯片上制造的微处理器，集成电路芯片外部的主存储器和集成电路芯片外部的背面高速缓存器。 背面缓存包括用于存储高速缓存地址标签和编码高速缓存状态位的目录RAM。 第一总线将微处理器连接到高速缓存，第一总线包括背面总线缓存目录标签信号，其包括用于目录RAM中的高速缓存命中比较的地址位和用于确定目标RAM中的集合的状态编码的背面总线缓存目录状态位 目录RAM。 第二个总线将微处理器连接到主存储器。 该目录包括用于将第一总线上的高速缓存目录标签与存储在目录中的标签进行比较并用于在存储在背面总线缓存目录中的目录标签与背面总线缓存目录标签不匹配的情况下断言Bmiss信号的装置 信号。 在缓存未命中的情况下，微处理器通过发出对第二总线的访问来响应Bmiss信号。
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    • 6. 发明授权
      US5428811A Interface between a register file which arbitrates between a number of single cycle and multiple cycle functional units 失效
    • Interface between a register file which arbitrates between a number of single cycle and multiple cycle functional units
    • 在多个单周期和多周期功能单元之间进行仲裁的寄存器文件之间的接口
    • US5428811A
    • 1995-06-27
    • US233230
    • 1994-04-26
    • Glenn J. Hinton , Frank S. Smith , Randy Steck
    • Glenn J. Hinton , Frank S. Smith , Randy Steck
    • G06F9/30 , G06F9/38
    • G06F9/30141 , G06F9/3836 , G06F9/3838 , G06F9/3885
    • An interface protocol between a microprocessor register file (6) and a plurality of first functional units capable of independently executing first microinstructions that take a plurality of clock cycles to complete execution. A plurality of second functional units capable of independently executing second microinstructions that take a single clock cycle to complete execution. The first and second microinstructions are issued by an instruction decoder. A microintruction bus (112) is connected to the instruction decoder, the register file, and to each of the first and second functional units. A REG interface and a destination bus (110) are also connected to the register file (6). A Scbok line (102) is connected between the instruction unit, the register file and to each one of the first and second functional units. The instruction decoder includes means for asserting the Scbok line to signal that a current microinstruction on the microintruction bus (112) is valid. Means in the register file disassert the Scbok signal upon the condition that any one register in the register file needed by the instruction on the microinstruction bus is busy. An EU write line (102) connected from one of the single cycle functional units to the multiple cycle functional units is asserted by one of the single cycle functional units upon the condition that the single cycle functional unit requests access to the destination bus. The multiple cycle functional units and single cycle functional units are connected to the REG interface and to the destination bus. Arbitration means (3) in each of the multiple cycle functional units respond to the EU write line and to the Scbok line to prevent access to the destination bus upon the condition that the EU write line and the Scbo k line are asserted.
    • 微处理器寄存器文件（6）和能够独立地执行采取多个时钟周期以完成执行的第一微指令的多个第一功能单元之间的接口协议。 多个第二功能单元，其能够独立地执行采用单个时钟周期来完成执行的第二微指令。 第一和第二微指令由指令解码器发出。 微指令总线（112）连接到指令解码器，寄存器文件以及第一和第二功能单元中的每一个。 REG接口和目的地总线（110）也连接到寄存器文件（6）。 Scbok线（102）连接在指令单元，寄存器文件和第一和第二功能单元中的每一个之间。 指令解码器包括用于断言Scbok线以指示微注射总线（112）上的当前微指令有效的装置。 在寄存器文件中的意思是在微指令总线上的指令所需的寄存器文件中的任何一个寄存器正忙的条件下反转Scbok信号。 在单周期功能单元请求访问目的地总线的条件下，由单个周期功能单元之一连接到多个周期功能单元的欧盟写入线路（102）由单个周期功能单元之一断言。 多周期功能单元和单周期功能单元连接到REG接口和目标总线。 多个循环功能单元中的每一个中的仲裁装置（3）响应于EU写入线和Scbok线，以防止在EU写入线和Scbo k线被断言的条件下访问目的地总线。
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