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1. 发明专利

JP2001313376A6 JP2001313376A6 - Method of manufacturing a platinum bottom electrode and ferroelectric capacitor and ferroelectric capacitors, 有权
公开(公告)号：JP2001313376A6
公开(公告)日：2004-09-02
申请号：JP2001125655A
申请日：2001-04-24
申请人：ラムトロンコーポレーションRamtron Corporation , 株式会社アルバック
发明人：アールフォックスグレン , 紅コウ雛
摘要：【課題】従来技術の、プラチナ下部電極の低温堆積技術を利用して製造した強誘電性キャパシタと比較して、疲労に対する抵抗性の改善された強誘電性キャパシタを提供し、また、従来技術の強誘電性キャパシタスタックと比較して、強誘電性キャパシタスタックの全体としての応力を減じ、かつその熱安定性を高めること。
【解決手段】基板上の強誘電性キャパシタにおいて使用するのに適した下部電極の製造方法であって、該基板上に接着層を形成する工程と、該接着層上に３００〜８００℃にて堆積されるプラチナ薄膜層を形成する工程とを含む。
【選択図】図１

2. 发明专利

JP5336684B2 Method of manufacturing a platinum lower electrode and the ferroelectric capacitor 有权
公开(公告)号：JP5336684B2
公开(公告)日：2013-11-06
申请号：JP2001125655
申请日：2001-04-24
申请人：ラムトロンコーポレーションRamtron Corporation , 株式会社アルバック
发明人：アールフォックスグレン , 紅コウ鄒
IPC分类号： H01L21/8246 , H01L27/105 , C23C14/18 , H01L21/02
CPC分类号： H01L28/65 , C23C14/185 , H01L27/11507 , H01L28/55 , H01L28/75 , Y10T29/417 , Y10T29/42 , Y10T29/43 , Y10T29/435
摘要： A platinum deposition method uses a combination of an oxide adhesion layer and a high temperature thin film deposition process to produce platinum bottom electrodes for ferroelectric capacitors. The platinum bottom electrode is deposited onto a TiOx layer at temperatures between about 300 and 800° C. Deposition at high temperatures changes the platinum stress from compressive to tensile, increases platinum grain size, and provides a more thermally stable substrate for subsequent PZT deposition.

3. 发明申请

WO1986006752A1 COMBINED INTEGRATED CIRCUIT/FERROELECTRIC MEMORY DEVICE AND ION BEAM METHODS OF CONSTRUCTING SAME 审中-公开
标题翻译：组合式集成电路/电磁存储器件和离子束构造方法
公开(公告)号：WO1986006752A1
公开(公告)日：1986-11-20
申请号：PCT/US1986001032
申请日：1986-05-08
申请人： RAMTRON CORPORATION
发明人： RAMTRON CORPORATION , McMILLAN, Larry, D. , PAZ de ARAUJO, Carlos , ROHRER, George, A.
IPC分类号： C23C14/00
CPC分类号： H01G7/02 , C23C14/06 , C23C14/0623 , C23C14/46 , H01L27/11502
摘要： Methods for forming targets of ferroelectric, metal nitrate or similar material, methods for depositing such materials using ion beam techniques, and a method for forming a combined and integrated circuit/ferroelectric memory device wherein the ferroelectric material is deposited using ion beam techniques.
摘要翻译：用于形成铁电，金属硝酸盐或类似材料的靶材的方法，使用离子束技术沉积这种材料的方法，以及形成组合和集成电路/铁电存储器件的方法，其中使用离子束技术沉积铁电材料。

4. 发明申请

WO1986004447A1 METHOD OF MAKING AN INTEGRATED FERROELECTRIC DEVICE, AND DEVICE PRODUCED THEREBY 审中-公开
标题翻译：制造集成式电磁装置的方法及其生产的装置
公开(公告)号：WO1986004447A1
公开(公告)日：1986-07-31
申请号：PCT/US1986000159
申请日：1986-01-24
申请人： RAMTRON CORPORATION
发明人： RAMTRON CORPORATION , McMILLAN, Larry , PAZ DE ARAUJO, Carlos , GODFREY, Bruce , O'KEEFE, Jack , ROHRER, George, A.
IPC分类号： G11C11/22
CPC分类号： H01L27/11502
摘要： A combined integrated circuit/ferroelectric memory device using Phase III potassium nitrate as the ferroelectric material and which appears in the final device only at the crossover points of the top and bottom electrodes. The method of fabrication may use ion milling and ashing off of remaining resist. A method of making an integrated ferroelectric device comprising the steps of: (a) forming a first non-conductive layer (73) close to decode circuitry (68) of an integrated circuit (60); (b) forming channels (74-80) through layer (73); (c) forming trenches (89-95) in layer (73) next to channels (74-80); (d) completely filling channels (74-80) and partially filling trenches (89-95) with a first metal (98); (e) filling voids in trenches (89-95) with a second non-conductive material (99); (f) planarizing the upper surface (100) of layer (73), metal (98), and material (99); (g) forming a second non-conductive layer (102) on surface (100); (h) forming passages (103-113) through layer (102) next to trenches (89-95); (i) forming a ferroelectric layer (116) to overlie layer (102) and part of metal (98); (j) forming a second metal (117) to overlie layer (116); (k) removing undesired parts of metal (117), layer (116), and layer (102); (l) forming a third metal layer to overlie the remainder (121) of metal (117) and of layer (102), and exposed portions (120) of layer (116) and of first metal (98); and (m) removing undesired portions of the third metal layer.
摘要翻译：使用III型硝酸钾作为铁电材料并且仅在顶部和底部电极的交叉点处出现在最终装置中的组合集成电路/铁电存储器件。制造方法可以使用离子铣削和剩余抗蚀剂的灰化。一种制造集成铁电器件的方法，包括以下步骤：（a）形成靠近集成电路（60）的解码电路（68）的第一非导电层（73）; （b）通过层（73）形成通道（74-80）; （c）在通道（74-80）旁边的层（73）中形成沟槽（89-95）; （d）用第一金属（98）完全填充通道（74-80）和部分填充沟槽（89-95）; （e）用第二非导电材料（99）填充沟槽（89-95）中的空隙; （f）对层（73）的上表面（100），金属（98）和材料（99）进行平面化; （g）在表面（100）上形成第二非导电层（102）; （h）在沟槽（89-95）旁边通过层（102）形成通道（103-113）; （i）形成铁电层（116）以覆盖层（102）和部分金属（98）; （j）形成覆盖在层（116）上的第二金属（117）; （k）去除不需要的金属部分（117），层（116）和层（102）; （1）形成第三金属层以覆盖金属（117）和层（102）的剩余部分（121）和层（116）和第一金属（98）的暴露部分（120）; 和（m）去除所述第三金属层的不期望部分。

5. 发明公开

EP0837496A2 Reduction of undesired moisture retention in dielectric films to avoid subsequent H2 out-diffusion 失效
标题翻译：降低电介质膜不希望的湿气，以避免以下H2脱气
公开(公告)号：EP0837496A2
公开(公告)日：1998-04-22
申请号：EP97307777.9
申请日：1997-10-02
申请人： RAMTRON CORPORATION
发明人： Perino, Stanley C. , Mitra, Sanjay , Argos, George, Jr. , Harper, Holli
IPC分类号： H01L21/3205 , H01L27/115
CPC分类号： H01L27/11502 , H01L21/02129 , H01L21/02164 , H01L21/02337 , H01L21/31608 , H01L21/31691 , H01L23/3171 , H01L23/564 , H01L2924/0002 , H01L2924/19041 , H01L2924/00
摘要： A yield enhancement technique for integrated circuit processing which reduces the deleterious effects of H 2 O contamination which is absorbed by conventional dielectric films resulting in an undesired subsequent out-diffusion of hydrogen when the integrated circuit die is subsequently subjected to relatively high processing temperatures such as those experienced in CERDIP packaging. The technique disclosed comprises the formation of an interlevel dielectric layer having hydrophilic properties (for example, 7.5% phosphorus doped TEOS) at least partially surrounding a device on the integrated circuit which layer is then subjected to an annealing operation to drive off at least a portion of any moisture present therein. A second relatively less hydrophilic dielectric layer (such as UTEOS) is then overlaid in at least partial communication with the interlevel dielectric layer and an overlying passivation layer (such as UTEOS) is then applied to the integrated circuit prior to completion of the integrated circuit processing and subsequent packaging operations.
摘要翻译：用于集成电路处理的产率增强技术这降低H2O污染的有害影响，其是通过常规的介电膜在氢的不希望的后续向外扩散，导致吸收当其随后经受相对高的加工温度的集成电路全部：经历了诸如那些包装CERDIP。盘游离缺失的技术包括具有亲水特性（例如，7.5％的磷掺杂的TEOS）至少部分地围绕所述集成电路上的装置，其层然后在退火操作以驱除至少一部分经受层间介电层的形成任何水分的存在于其中。第二相对较小的亲水性电介质层：然后（颜色如UTEOS）上，叠置在与所述层间介电层的至少部分通信和上覆的钝化层（颜色：如UTEOS）然后被施加到集成电路的集成电路处理完成之前随后和包装操作。

6. 发明公开

EP0319297A3 Timepiece communication system 失效
标题翻译：定时通信系统
公开(公告)号：EP0319297A3
公开(公告)日：1991-03-27
申请号：EP88311392.0
申请日：1988-12-01
申请人： RAMTRON CORPORATION
发明人： Lyndon-James, Ross , Gnadinger, Alfred, P. , Black, Donald L. , Paz de Araujo, Carlos
IPC分类号： G04G1/00 , G07C9/00
CPC分类号： G04G21/04 , G06Q20/206 , G07C9/00111 , G07F7/02 , G07F7/1008 , G07F7/1025 , G07G1/0036
摘要： A wristwatch (12) contains communication and memory circuitry and a transmitter. The memory circuit stores a personal identification number for a single user. The communication and memory circuitry is driven by the same battery which powers the timekeeping structure of the watch. A transmitter transmits data from the reader (16) to the wristwatch, placed proximate thereto. The reader has a keypad (20) by which the user can enter a personal identification number, and the watch compares the transmitted number to the user-entered number. If the numbers match, a transaction may occur.

7. 发明公开

EP0496320A3 OUTPUT CONTROL CIRCUIT 失效
标题翻译：输出控制电路
公开(公告)号：EP0496320A3
公开(公告)日：1992-12-30
申请号：EP92100834
申请日：1992-01-20
申请人： RAMTRON CORPORATION , CHEMREC AKTIEBOLAG
发明人： EATON, SHEFFIELD S., JR.
IPC分类号： G11C11/417 , G11C7/10 , G11C11/407 , G11C11/409 , G11C11/4096 , G11C17/18 , H03K19/0175 , G11C29/00
CPC分类号： G11C7/1057 , G11C7/1051 , G11C11/4096

8. 发明公开

EP0431721A3 Reaction barrier for a multilayer structure in an integrated circuit 失效
标题翻译：集成电路中多层结构的反应障碍
公开(公告)号：EP0431721A3
公开(公告)日：1991-11-06
申请号：EP90302976.7
申请日：1990-03-20
申请人： RAMTRON CORPORATION , NMB SEMI CONDUCTOR
发明人： Stevens, Henry E. , Maekawa, Mashahiro
IPC分类号： H01L23/485 , H01L21/285 , H01L21/90
CPC分类号： H01L21/28568 , H01L21/28518 , H01L23/53223 , H01L29/43 , H01L29/456 , H01L2924/0002 , H01L2924/00
摘要： A reaction barrier is formed at an interface region between two layers (12,14) of a multilayer composite integrated circuit by implating one or more active atomic species at energies effective to place the atomic species at or near the interface (16). A further step may include annealing the structure formed above to promote efficacy of the reaction barrier.

9. 发明公开

EP0431721A2 Reaction barrier for a multilayer structure in an integrated circuit 失效
标题翻译： Reaktionsbarrierefüreine mehrschichtige Struktur in einer integrierten Schaltung。
公开(公告)号：EP0431721A2
公开(公告)日：1991-06-12
申请号：EP90302976.7
申请日：1990-03-20
申请人： RAMTRON CORPORATION , NMB SEMI CONDUCTOR
发明人： Stevens, Henry E. , Maekawa, Mashahiro
IPC分类号： H01L23/485 , H01L21/285 , H01L21/90
CPC分类号： H01L21/28568 , H01L21/28518 , H01L23/53223 , H01L29/43 , H01L29/456 , H01L2924/0002 , H01L2924/00
摘要： A reaction barrier is formed at an interface region between two layers (12,14) of a multilayer composite integrated circuit by implating one or more active atomic species at energies effective to place the atomic species at or near the interface (16). A further step may include annealing the structure formed above to promote efficacy of the reaction barrier.
摘要翻译：在多层复合集成电路的两层（12,14）之间的界面区域上形成反应势垒，通过在有效将原子物质放置在界面（16）处或接近界面处的能量下提供一种或多种活性原子物质。另外的步骤可以包括退火上面形成的结构以促进反应屏障的功效。

10. 发明公开

EP0211888A1 METHOD OF MAKING AN INTEGRATED FERROELECTRIC DEVICE, AND DEVICE PRODUCED THEREBY 失效
标题翻译：方法用于生产集成电气系统FERRO这样产生的安排。
公开(公告)号：EP0211888A1
公开(公告)日：1987-03-04
申请号：EP86901195.0
申请日：1986-01-24
申请人： RAMTRON CORPORATION
发明人： McMILLAN, Larry , PAZ DE ARAUJO, Carlos , GODFREY, Bruce , O'KEEFE, Jack , ROHRER, George, A.
IPC分类号： H01L27
CPC分类号： H01L27/11502
摘要： Dispositif mixte à circuit intégré/mémoire ferroélectrique dans lequel du nitrate de potassium de la phase III est utilisé comme matériau ferroélectrique et qui apparait dans le dispositif final seulement aux traversées des électrodes supérieures et inférieures. La méthode de fabrication peut faire appel à l'usinage ionique et à l'enlèvement par combustion du produit de réserve qui reste. Une méthode de fabrication d'un dispositif ferroélectrique intégré comprend les étapes suivantes: (a) création d'une première couche non conductrice (93) près des circuits de décodage (68) d'un circuit intégré (60); (b) création de voies (74-80) à travers la couche (73); (c) création de tranchées (89-95) dans la couche (73) près des voies (74-80); (d) remplissage complet des voies (74-80) et remplissage partiel des tranchées (89-95) par un premier métal (98); (e) remplissage des vides dans les tranchées (89-95) par un deuxième matériau non conducteur (99); (f) planage de la surface supérieure (100) de la couche (73), du métal (98) et de la matière (99); (g) création d'une deuxième couche non conductrice (102) sur la surface (100); (h) création de passages (103-113) à travers la couche (102) près des tranchées (89-95); (i) création d'une couche ferroélectrique (116) devant recouvrir la couche (102) et une partie en métal (98); (j) création d'une deuxième partie en métal (117) devant recouvrir la couche (116); (k) enlèvement des parties en métal non désirées (117), ainsi que de la couche (116) et de la couche (102); (l) création d'une troisième couche métallique pour recouvrir le reste (121) du métal (117) et de la couche (102), et les parties exposées (120) de la couche (116) et du premier métal (98) et (m) enlèvement des parties non désirées de la troisième couche métallique.

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