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1. 发明申请

US20110022742A1 Processor and data transfer method 失效
标题翻译：处理器和数据传输方法
公开(公告)号：US20110022742A1
公开(公告)日：2011-01-27
申请号：US12805193
申请日：2010-07-16
申请人： Kumiko Endo , Naoya Ishimura
发明人： Kumiko Endo , Naoya Ishimura
IPC分类号： G06F13/00 , G06F5/00
CPC分类号： G06F13/1673 , G06F13/1684
摘要： A processor. In response to requests from a processing section, first and second memory controllers transfer first and second data items to the processing section via first and second buses, respectively. When transfers of the data items are concurrently performed via the first and second buses, one of the data items is transferred to the processing section by the buffer controller, and the other of the data items is stored in the buffer by the buffer controller. Then, after termination of transfer of the one of the data items, the other data item is transferred from the buffer to the processing section by the buffer controller.
摘要翻译：处理器响应于来自处理部分的请求，第一和第二存储器控制器分别经由第一和第二总线将第一和第二数据项传送到处理部分。当通过第一和第二总线同时执行数据项的传送时，其中一个数据项由缓冲器控制器传送到处理部分，另一个数据项由缓冲器控制器存储在缓冲器中。然后，在数据项中的一个数据项的传送终止之后，其他数据项由缓冲器控制器从缓冲器传送到处理部分。

2. 发明授权

US08713216B2 Processor and data transfer method 失效
标题翻译：处理器和数据传输方法
公开(公告)号：US08713216B2
公开(公告)日：2014-04-29
申请号：US12805193
申请日：2010-07-16
申请人： Kumiko Endo , Naoya Ishimura
发明人： Kumiko Endo , Naoya Ishimura
IPC分类号： G06F13/00
CPC分类号： G06F13/1673 , G06F13/1684
摘要： A processor. In response to requests from a processing section, first and second memory controllers transfer first and second data items to the processing section via first and second buses, respectively. When transfers of the data items are concurrently performed via the first and second buses, one of the data items is transferred to the processing section by the buffer controller, and the other of the data items is stored in the buffer by the buffer controller. Then, after termination of transfer of the one of the data items, the other data item is transferred from the buffer to the processing section by the buffer controller.
摘要翻译：处理器响应于来自处理部分的请求，第一和第二存储器控制器分别经由第一和第二总线将第一和第二数据项传送到处理部分。当通过第一和第二总线同时执行数据项的传送时，其中一个数据项由缓冲器控制器传送到处理部分，另一个数据项由缓冲器控制器存储在缓冲器中。然后，在数据项中的一个数据项的传送终止之后，其他数据项由缓冲器控制器从缓冲器传送到处理部分。

3. 发明申请

US20060026355A1 Cache memory and method for controlling cache memory 有权
标题翻译：高速缓存存储器和控制高速缓冲存储器的方法
公开(公告)号：US20060026355A1
公开(公告)日：2006-02-02
申请号：US10998561
申请日：2004-11-30
申请人： Tomoyuki Okawa , Kumiko Endo , Hiroyuki Kojima , Masaki Ukai
发明人： Tomoyuki Okawa , Kumiko Endo , Hiroyuki Kojima , Masaki Ukai
IPC分类号： G06F12/00
CPC分类号： G06F12/1045 , G06F12/0897
摘要： A cache memory includes a first-level cache-memory unit that stores data; a second-level cache-memory unit that stores data that is same as the data stored in the first-level cache-memory unit; a storage unit that stores a part of information relating to the first-level cache-memory unit; and a coherence maintaining unit that maintains cache-coherence between the first-level cache-memory unit and the second-level cache-memory unit based on information stored in the storage unit.
摘要翻译：缓存存储器包括存储数据的第一级高速缓冲存储器单元; 存储与存储在第一级高速缓冲存储器单元中的数据相同的数据的二级缓存存储单元; 存储单元，其存储与所述一级高速缓冲存储器单元相关的信息的一部分; 以及相干维持单元，其基于存储在所述存储单元中的信息来维持所述第一级高速缓冲存储器单元与所述第二级高速缓冲存储器单元之间的高速缓存相干性。

4. 发明申请

US20080313409A1 Separating device and separating method 有权
标题翻译：分离装置和分离方法
公开(公告)号：US20080313409A1
公开(公告)日：2008-12-18
申请号：US12222231
申请日：2008-08-05
申请人： Kumiko Endo , Hitoshi Sakurai
发明人： Kumiko Endo , Hitoshi Sakurai
IPC分类号： G06F12/08
CPC分类号： G06F12/0891 , G06F12/0804
摘要： In a separating device that separates a processor configured to perform process by using data recorded in a cache memory connected to the processor, a stopping unit, upon receiving a processor separation request, stops the processor from performing a new process; and a separation executing unit, upon completion of process being performed by the processor, separates the processor after invalidating the data recorded in the cache memory.
摘要翻译：在通过使用记录在连接到处理器的高速缓冲存储器中的数据来分离被配置为执行处理的处理器的分离装置中，停止单元在接收到处理器分离请求时停止处理器执行新处理; 以及分离执行单元，在完成由处理器执行的处理之后，在记录在高速缓冲存储器中的数据无效之后分离处理器。

5. 发明授权

US07428617B2 Cache memory and method to maintain cache-coherence between cache memory units 有权
标题翻译：高速缓存存储器和方法来保持高速缓冲存储单元之间的高速缓存一致性
公开(公告)号：US07428617B2
公开(公告)日：2008-09-23
申请号：US10998561
申请日：2004-11-30
申请人： Tomoyuki Okawa , Kumiko Endo , Hiroyuki Kojima , Masaki Ukai
发明人： Tomoyuki Okawa , Kumiko Endo , Hiroyuki Kojima , Masaki Ukai
IPC分类号： G06F12/00
CPC分类号： G06F12/1045 , G06F12/0897
摘要： A cache memory includes a first-level cache-memory unit that stores data; a second-level cache-memory unit that stores data that is same as the data stored in the first-level cache-memory unit; a storage unit that stores a part of information relating to the first-level cache-memory unit; and a coherence maintaining unit that maintains cache-coherence between the first-level cache-memory unit and the second-level cache-memory unit based on information stored in the storage unit.
摘要翻译：缓存存储器包括存储数据的第一级高速缓冲存储器单元; 存储与存储在第一级高速缓冲存储器单元中的数据相同的数据的二级缓存存储单元; 存储单元，其存储与所述一级高速缓冲存储器单元相关的信息的一部分; 以及相干维持单元，其基于存储在所述存储单元中的信息来维持所述第一级高速缓冲存储器单元与所述第二级高速缓冲存储器单元之间的高速缓存相干性。

6. 发明授权

US08185699B2 Cache memory controller and cache memory controlling method 有权
标题翻译：缓存内存控制器和缓存内存控制方式
公开(公告)号：US08185699B2
公开(公告)日：2012-05-22
申请号：US12222231
申请日：2008-08-05
申请人： Kumiko Endo , Hitoshi Sakurai
发明人： Kumiko Endo , Hitoshi Sakurai
IPC分类号： G06F12/00 , G06F13/00
CPC分类号： G06F12/0891 , G06F12/0804
摘要： In a separating device that separates a processor configured to perform process by using data recorded in a cache memory connected to the processor, a stopping unit, upon receiving a processor separation request, stops the processor from performing a new process; and a separation executing unit, upon completion of process being performed by the processor, separates the processor after invalidating the data recorded in the cache memory.
摘要翻译：在通过使用记录在连接到处理器的高速缓冲存储器中的数据来分离被配置为执行处理的处理器的分离装置中，停止单元在接收到处理器分离请求时停止处理器执行新处理; 以及分离执行单元，在完成由处理器执行的处理之后，在记录在高速缓冲存储器中的数据无效之后分离处理器。

7. 发明授权

US07120745B2 Cache memory device and memory allocation method 有权
标题翻译：高速缓存存储器和内存分配方式
公开(公告)号：US07120745B2
公开(公告)日：2006-10-10
申请号：US10337430
申请日：2003-01-07
申请人： Kumiko Endo , Masaki Ukai
发明人： Kumiko Endo , Masaki Ukai
IPC分类号： G06F12/00 , G06F13/00
CPC分类号： G06F12/0864 , G06F11/1064 , G06F12/0897 , G06F2212/601
摘要： A cache memory device comprises a secondary tag RAM that partially constitutes a secondary cache memory and employs a set associative scheme having a plurality of ways, and a secondary cache access controller that, when the number of ways in the secondary tag RAM is changed, allocates tags to respective entries so that the total number of entries constituting the secondary tag RAM and the total number of entries after the number of ways is changed are constant.
摘要翻译：高速缓冲存储器设备包括部分地构成二级高速缓冲存储器并且采用具有多种方式的集合关联方案的次级标签RAM，以及次级高速缓存访问控制器，当次级标签RAM中的路数被改变时，标签到相应条目，使得构成次标签RAM的条目的总数和路数之间的条目总数是恒定的。

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