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    • 4. 发明授权
      US08493785B2 Page-buffer and non-volatile semiconductor memory including page buffer 有权
    • Page-buffer and non-volatile semiconductor memory including page buffer
    • 页缓冲器和非易失性半导体存储器，包括页缓冲器
    • US08493785B2
    • 2013-07-23
    • US13465246
    • 2012-05-07
    • Sung-Soo Lee , Young-Ho Lim , Hyun-Chul Cho , Dong-Hyuk Chae
    • Sung-Soo Lee , Young-Ho Lim , Hyun-Chul Cho , Dong-Hyuk Chae
    • G11C11/34
    • G11C16/0483 , G11C16/26
    • A non-volatile memory device includes a memory cell array which includes a plurality of non-volatile memory cells, a plurality of word lines, and a plurality of bit lines. The memory device further includes an internal data output line for outputting data read from the bit lines of the memory array, and a page buffer operatively connected between a bit line of the memory cell array and the internal data output line. The page buffer includes a sense node which is selectively connected to the bit line, a latch circuit having a latch node which is selectively connected to the sense node, a latch input path which sets a logic voltage of the latch node in the programming mode and the read mode, and a latch output path which is separate from the latch input path.
    • 非易失性存储器件包括存储单元阵列，其包括多个非易失性存储器单元，多个字线和多个位线。 存储器件还包括用于输出从存储器阵列的位线读取的数据的内部数据输出线以及可操作地连接在存储单元阵列的位线和内部数据输出线之间的页缓冲器。 页面缓冲器包括选择性地连接到位线的感测节点，具有选择性地连接到感测节点的锁存节点的锁存电路，将锁存节点的逻辑电压设置为编程模式的锁存器输入路径，以及 读取模式和与锁存器输入路径分离的锁存器输出路径。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明授权
      US07259994B2 Integrated circuit memory devices having data output ports that support extended read cycle time intervals 有权
    • Integrated circuit memory devices having data output ports that support extended read cycle time intervals
    • 具有支持扩展读周期时间间隔的数据输出端口的集成电路存储器件
    • US07259994B2
    • 2007-08-21
    • US11265475
    • 2005-11-02
    • Hyun-Chul Cho
    • Hyun-Chul Cho
    • G11C11/34
    • G11C7/1051 , G11C7/106
    • Memory devices include a memory cell array, a column selection circuit electrically coupled to the memory cell array and a data line driver circuit. The data line driver circuit is configured to drive an output port of the memory device with read data received from the column selection circuit during a read cycle time interval. The data line driver circuit is further configured to support an extended read cycle time interval by switching from a non-latching mode of operation during a leading portion of the read cycle time interval to a latching mode of operation during a trailing portion of the read cycle time interval. The data line driver circuit may include a drive inverter having an output electrically connected to one of a plurality of output pins associated with an output port and a feedback inverter having an input electrically connected to the output of the drive inverter. This feedback inverter may have an output electrically connected to an input of the drive inverter and at least one enable terminal responsive to a data line latch signal. The latching mode of operation may be commenced in response to a leading edge of the data line latch signal.
    • 存储器件包括存储单元阵列，电耦合到存储单元阵列的列选择电路和数据线驱动器电路。 数据线驱动器电路被配置为在读周期时间间隔期间利用从列选择电路接收的读数据来驱动存储器件的输出端口。 数据线驱动器电路还被配置为通过在读周期时间间隔的引导部分期间从非锁存操作模式切换到在读周期的尾部期间的闭锁操作模式来支持扩展读周期时间间隔 时间间隔。 数据线驱动电路可以包括具有与输出端口相关联的多个输出引脚之一电连接的输出的驱动逆变器和具有电连接到驱动逆变器的输出的输入端的反馈反相器。 该反馈反相器可以具有电连接到驱动反相器的输入端的输出端和响应于数据线锁存信号的至少一个使能端子。 锁存操作模式可以响应于数据线锁存信号的前沿而开始。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US07675774B2 Page buffer and multi-state nonvolatile memory device including the same 有权
    • Page buffer and multi-state nonvolatile memory device including the same
    • 页面缓冲器和包括其的多状态非易失性存储器件
    • US07675774B2
    • 2010-03-09
    • US12333344
    • 2008-12-12
    • Sung-Soo Lee , Young-Ho Lim , Hyun-Chul Cho , Dong-Hyuk Chae
    • Sung-Soo Lee , Young-Ho Lim , Hyun-Chul Cho , Dong-Hyuk Chae
    • G11C16/04
    • G11C16/10 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C2211/5642
    • According to one aspect, a memory cell array includes a bit line connected to a plurality of nonvolatile memory cells, where the nonvolatile memory cells are selectively programmable in any one of at least first, second, third and fourth threshold voltage states, and where the first, second, third and fourth threshold voltage states correspond to four different data values defined by first and second bits. A page buffer circuit stores a logic value as main latch data and is responsive to a main latch signal to selectively flip the logic value of the main latch data according to a voltage level of the bit line. A sub-latch circuit stores a logic value as sub-latch data and is responsive to a sub-latch signal to selectively flip the logic value of the sub-latch data according to the voltage level of the bit line. The memory device is operable in a read mode which reads the threshold voltage state of the non-volatile memory cells and a programming mode which programs the threshold voltage state of the non-volatile memory cells, wherein the page buffer circuit is selectively responsive to the sub-latch data to inhibit flipping of the logic value of the main latch data in the programming mode.
    • 根据一个方面，存储单元阵列包括连接到多个非易失性存储单元的位线，其中非易失性存储单元可选择性地以至少第一，第二，第三和第四阈值电压状态中的任何一个编程，并且其中 第一，第二，第三和第四阈值电压状态对应于由第一和第二位定义的四个不同的数据值。 页面缓冲电路将逻辑值存储为主锁存数据，并且响应于主锁存信号，以根据位线的电压电平选择性地翻转主锁存数据的逻辑值。 子锁存电路将逻辑值存储为子锁存数据，并且响应于子锁存信号，以根据位线的电压电平选择性地翻转子锁存数据的逻辑值。 存储器件可读取读取非易失性存储器单元的阈值电压状态的读取模式和编程非易失性存储器单元的阈值电压状态的编程模式，其中页面缓冲器电路有选择地响应于 子锁存数据，以禁止在编程模式下翻转主锁存器数据的逻辑值。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
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