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1. 发明申请

US20050138331A1 Direct memory access unit with instruction pre-decoder 审中-公开
标题翻译：具有指令预解码器的直接存储器存取单元
公开(公告)号：US20050138331A1
公开(公告)日：2005-06-23
申请号：US10743121
申请日：2003-12-22
申请人： Carl Alberola , Amit Gupta , Tsung-Hsin Lu
发明人： Carl Alberola , Amit Gupta , Tsung-Hsin Lu
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/3802 , G06F9/382
摘要： According to some embodiments, an instruction is pre-decoded at a direct memory access unit.
摘要翻译：根据一些实施例，在直接存储器访问单元处对指令进行预解码。

2. 发明申请

US20070185849A1 Data structure traversal instructions for packet processing 审中-公开
标题翻译：用于数据包处理的数据结构遍历指令
公开(公告)号：US20070185849A1
公开(公告)日：2007-08-09
申请号：US11732647
申请日：2007-04-03
申请人： Bapiraju Vinnakota , Carl Alberola , Saleem Mohammadali
发明人： Bapiraju Vinnakota , Carl Alberola , Saleem Mohammadali
IPC分类号： G06F17/30
CPC分类号： G06F9/3004 , G06F9/30145
摘要： Embodiments of the invention relate to data structure traversal instructions that perform efficient data structure traversal operations in packet processing applications. In one embodiment, a data structure traversal instruction for use in packet processing includes a control. In response to the control, the data structure traversal instruction accesses at least one node of a data structure. The data structure is typically a linked list or a binary tree. In an exemplary environment, the data structure traversal instruction may be implemented by a packet processor core of packet processor in a network device. In particular, three data structure traversal instructions are disclosed for accessing a node in a linked list and returning a data field, searching for a key value in a node of linked list, and accessing a node in a binary tree and searching for a matching key value, respectively.
摘要翻译：本发明的实施例涉及在分组处理应用中执行有效的数据结构遍历操作的数据结构遍历指令。在一个实施例中，用于分组处理的数据结构遍历指令包括控制。响应于该控制，数据结构遍历指令访问数据结构的至少一个节点。数据结构通常是链表或二叉树。在示例性环境中，数据结构遍历指令可以由网络设备中的分组处理器的分组处理器核实现。特别地，公开了三个数据结构遍历指令，用于访问链表中的节点并返回数据字段，搜索链表中的节点中的键值，以及访问二叉树中的节点并搜索匹配键价值。

3. 发明申请

US20100180100A1 Matrix microprocessor and method of operation 审中-公开
标题翻译：矩阵微处理器和操作方法
公开(公告)号：US20100180100A1
公开(公告)日：2010-07-15
申请号：US12319934
申请日：2009-01-13
申请人： Tsung-Hsin Lu , Carl Alberola , Rajesh Chhabria , Zhenyu Zhou
发明人： Tsung-Hsin Lu , Carl Alberola , Rajesh Chhabria , Zhenyu Zhou
IPC分类号： G06F15/76 , G06F9/30
CPC分类号： G06F9/30032 , G06F9/30036 , G06F9/30105 , G06F9/30109 , G06F9/3013 , G06F9/30141 , G06F9/3824 , G06F9/3828 , G06F12/0862 , G06F13/28
摘要： A microprocessor includes a direct access memory (DMA) engine which is responsive to pairs of block indices associated with one or more blocks in a first logical plane and transfers the one or more blocks between the first logical plane, a second logical plane, and a physical memory space according to the pairs of block indices. The logical planes represent two dimensional fields of data such as those found in images and videos. The microprocessor further comprises cache memory which updates its content with one or more cache-blocks which are in the neighborhood of the one or more blocks improving the operation of the cache memory by increasing cache hits. The DMA engine may further operate on n-dimensional blocks in a n-dimensional logical space. The microprocessor further includes special-purpose instructions, operative on a single-instruction-multiple-data (SIMD) computation unit, especially tailored to perform matrix operations. The SIMD may share scalar operands with an onboard single-instruction-single-data (SISD) computation unit.
摘要翻译：微处理器包括直接访问存储器（DMA）引擎，其响应于与第一逻辑平面中的一个或多个块相关联的块索引对，并且在第一逻辑平面，第二逻辑平面和第二逻辑平面之间传送一个或多个块物理内存空间根据块索引对。逻辑平面表示数据的二维字段，例如在图像和视频中找到的数据。微处理器还包括高速缓存存储器，其通过一个或多个块附近的一个或多个高速缓存块更新其内容，通过增加高速缓存命中来改善高速缓冲存储器的操作。 DMA引擎还可以在n维逻辑空间中对n维块进行操作。微处理器还包括在单指令多数据（SIMD）计算单元上操作的特殊用途指令，特别适于执行矩阵操作。 SIMD可以与板载单指令单数据（SISD）计算单元共享标量操作数。

4. 发明申请

US20070074002A1 Data packet arithmetic logic devices and methods 失效
标题翻译：数据包算术逻辑器件和方法
公开(公告)号：US20070074002A1
公开(公告)日：2007-03-29
申请号：US11591108
申请日：2006-10-31
申请人： Corey Gee , Bapiraju Vinnakota , Saleem Mohammadali , Carl Alberola
发明人： Corey Gee , Bapiraju Vinnakota , Saleem Mohammadali , Carl Alberola
IPC分类号： G06F15/00
CPC分类号： G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30098 , G06F9/30149 , G06F9/3885
摘要： New instruction definitions for a packet add (PADD) operation and for a single instruction multiple add (SMAD) operation are disclosed. In addition, a new dedicated PADD logic device that performs the PADD operation in about one to two processor clock cycles is disclosed. Also, a new dedicated SMAD logic device that performs a single instruction multiple data add (SMAD) operation in about one to two clock cycles is disclosed.
摘要翻译：公开了用于分组添加（PADD）操作和单指令多加（SMAD）操作的新指令定义。另外，公开了一种在大约1到2个处理器时钟周期内执行PADD操作的新的专用PADD逻辑器件。此外，公开了一种新的专用SMAD逻辑器件，其以约一到两个时钟周期执行单指令多数据加法（SMAD）操作。

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