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热词
    • 1. 发明专利
    • 形成位元線、位元線接觸及動態記憶體單元之方法 A METHOD OF FORMING A BITLINE AND A BITLINE CONTACT AND A DYNAMIC MEMORY CELL
    • 形成比特线、比特线接触及动态内存单元之方法 A METHOD OF FORMING A BITLINE AND A BITLINE CONTACT AND A DYNAMIC MEMORY CELL
    • TWI283922B
    • 2007-07-11
    • TW091112209
    • 2002-06-06
    • 億恒科技公司 INFINEON TECHNOLOGIES AKTIENGESELLSCHAFT
    • 艾伯克特 克斯里區 ALBRECHT KIESLICH
    • H01LG11C
    • H01L27/10885H01L27/10888
    • 本發明係關於一種形成連接至一動態隨機存取記憶體(DRAM)單元陣列之一位元線(1)與一位元線接觸(2)之方法,以及揭示一種具有該方法製造之至少一位元線及一位元線接觸的動態隨機存取記憶體單元陣列。該位元線(1)及該位元線接觸(2)係以兩步驟製程所形成,其中首先使該位元線接觸(2)形成於一第一介電層(4),然後,將該位元線(1)界定在一第二介電層(5)中,其中該位元線之導電材料的電阻率低於該位元線接觸材料的電阻率。根據本發明較佳具體實施例,該第二介電層(5)係以低k介電質所製成。最好在沈積位元線材料及視需要沈積低k介電質之前,先進行標準 DRAM製程中通常執行的保留能力退火製程。
    • 本发明系关于一种形成连接至一动态随机存取内存(DRAM)单元数组之一比特线(1)与一比特线接触(2)之方法,以及揭示一种具有该方法制造之至少一比特线及一比特线接触的动态随机存取内存单元数组。该比特线(1)及该比特线接触(2)系以两步骤制程所形成,其中首先使该比特线接触(2)形成于一第一介电层(4),然后,将该比特线(1)界定在一第二介电层(5)中,其中该比特线之导电材料的电阻率低于该比特线接触材料的电阻率。根据本发明较佳具体实施例,该第二介电层(5)系以低k介电质所制成。最好在沉积比特线材料及视需要沉积低k介电质之前,雪铁龙行标准 DRAM制程中通常运行的保留能力退火制程。
    • 5. 发明专利
    • 用以測試同步記憶體電路之測試電路
    • 用以测试同步内存电路之测试电路
    • TW587254B
    • 2004-05-11
    • TW091106315
    • 2002-03-29
    • 億恒科技公司 INFINEON TECHNOLOGIES AKTIENGESELLSCHAFT
    • 伍夫甘 恩斯特 WOLFGANG ERNST剛挪 克勞斯 GUNNAR KRAUSE爵斯特斯 甘 JUSTUS KUHN珍 路普克 JENS LUPKE彼特 波克慕勒 PETER POECHMULLER鳩成 慕勒 JOCHEN MUELLER麥克 席坦哈爾姆 MICHAEL SCHITTENHELM
    • G11C
    • G11C29/48
    • 一種用以測試同步記憶體電路(3)之測試電路,具有一頻率乘法電路(4),其藉由一特殊頻率乘法因數,乘以由一外部測試單元所接收之低頻時脈信號之時脈頻率,以產生待測同步記憶晶片(3)之高頻時脈信號;一測試資料產生器(16),其基於外部測試單元(2)所接收之資料控制信號,而產生測試資料,並將測試資料輸出至資料輸出驅動器(14),俾將資料寫入待測同步記憶體電路(3);一第一信號延遲電路(19),用以在一可調整第一延遲時間,延遲由測試資料產生器(16)輸出之測試資料;一第二信號延遲電路(24),用以在一可調整第二延遲時間,延遲由待測同步記億體電路(3)讀取且在測試電路(1)中由資料輸入驅動器(15)接收之資料;及具有一資料比較電路(27),比較測試資料產生器(16)所產生之測試資料與記憶體電路(3)所讀取之資料,並依比較結果,輸出一指示信號至外部測試單元(2),由外部測試單元(2)指示是否操作待測同步記憶體電路。
    • 一种用以测试同步内存电路(3)之测试电路,具有一频率乘法电路(4),其借由一特殊频率乘法因子,乘以由一外部测试单元所接收之低频时脉信号之时钟频率,以产生待测同步记忆芯片(3)之高频时脉信号;一测试数据产生器(16),其基于外部测试单元(2)所接收之数据控制信号,而产生测试数据,并将测试数据输出至数据输出驱动器(14),俾将数据写入待测同步内存电路(3);一第一信号延迟电路(19),用以在一可调整第一延迟时间,延迟由测试数据产生器(16)输出之测试数据;一第二信号延迟电路(24),用以在一可调整第二延迟时间,延迟由待测同步记亿体电路(3)读取且在测试电路(1)中由数据输入驱动器(15)接收之数据;及具有一数据比较电路(27),比较测试数据产生器(16)所产生之测试数据与内存电路(3)所读取之数据,并依比较结果,输出一指示信号至外部测试单元(2),由外部测试单元(2)指示是否操作待测同步内存电路。